AN 796: Cyclone® Vおよび Arria® V SoCデバイスのデザイン・ガイドライン

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ID 683360
日付 7/27/2020
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ドキュメント目次
ドキュメント目次 x
1. Cyclone® V SoC FPGAおよび Arria® V SoC FPGAのデザイン・ガイドラインの概要 2. 背景: Cyclone® V SoC FPGAと Arria® V SoC FPGAのHPSサブシステムの比較 3. SoC FPGAのHPS部分に関するデザイン・ガイドライン 4. SoC FPGAのボード・デザイン・ガイドライン 5. SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン A. サポートと関連資料 B. その他の情報
1. Cyclone® V SoC FPGAおよび Arria® V SoC FPGAのデザイン・ガイドラインの概要 x
1.1. SoC FPGAの設計者に向けたチェックリスト 1.2. SoC FPGAデザインに向けたHPSのデザイン・ガイドラインの概要 1.3. SoC FPGAデザインに向けたボード・デザイン・ガイドラインの概要 1.4. SoC FPGAデザインに向けたエンベデッド・ソフトウェアのデザイン・ガイドラインの概要
2. 背景: Cyclone® V SoC FPGAと Arria® V SoC FPGAのHPSサブシステムの比較 x
2.1. HPSとFPGAのインターコネクト接続に関するガイドライン
2.1. HPSとFPGAのインターコネクト接続に関するガイドライン x
2.1.1. HPS-FPGAブリッジ 2.1.2. FPGA-to-HPS SDRAMのアクセス 2.1.3. ソフトロジックとHPSコンポーネントの接続
2.1.1. HPS-FPGAブリッジ x
2.1.1.1. Lightweight HPS-to-FPGAブリッジ 2.1.1.2. HPS-to-FPGAブリッジ 2.1.1.3. FPGA-to-HPSブリッジ
3. SoC FPGAのHPS部分に関するデザイン・ガイドライン x
3.1. SoC-FPGAの設計を開始する 3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 3.4. HPSのEMIFに関するデザインの考慮事項 3.5. DMAに関する考慮事項 3.6. FPGAアクセラレーターのコヒーレンシー管理 3.7. IPのデバッグツール
3.1. SoC-FPGAの設計を開始する x
3.1.1. HPS-to-FPGAインターフェイスのデザインに推奨される開始点 3.1.2. SoC FPGAトポロジーの決定
3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
3.2.1. HPSピンの割り当てに関するデザインの考慮事項 3.2.2. HPS I/O の設定: 制約とドライブ強度
3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
3.3.1. HPSのクロックのプランニング 3.3.2. 早期のピン・プランニングとI/O割り当ての解析 3.3.3. HPSのJTAG、クロック、リセット、PoRのピンの機能と接続 3.3.4. 内部クロック
3.4. HPSのEMIFに関するデザインの考慮事項 x
3.4.1. HPSをSDRAMに接続する際の考慮事項 3.4.2. HPS SDRAM I/Oの位置 3.4.3. HPS EMIFとSoC FPGAデバイスの統合 3.4.4. HPSメモリーのデバッグ 3.4.5. HPSのアドレス・ミラーリング
3.5. DMAに関する考慮事項 x
3.5.1. DMAコントローラーの選択 3.5.2. HPSインターコネクトを介するDMAマスターの帯域幅の最適化 3.5.3. FPGAアクセラレーターのタイミング・クロージャー
3.6. FPGAアクセラレーターのコヒーレンシー管理 x
3.6.1. キャッシュ・コヒーレンシー 3.6.2. FPGAロジックとHPS間のコヒーレンシー: アクセラレーター・コヒーレンシー・ポート (ACP) 3.6.3. ACPのパフォーマンスに影響するデータサイズ 3.6.4. ACPに関連するロックアップの回避 3.6.5. AXI* またはAvalon-MMを介してのFPGAからACPへのアクセス 3.6.6. ACPおよびL2キャッシュのECCアクセスにおけるデータのアライメント
4. SoC FPGAのボード・デザイン・ガイドライン x
4.1. ボードの立ち上げに関する考慮事項 4.2. ブートおよびコンフィグレーションに関するデザインの考慮事項 4.3. HPSの電源に関するデザインの考慮事項 4.4. HPSのバウンダリー・スキャン 4.5. HPSインターフェイスのデザイン・ガイドライン
4.1. ボードの立ち上げに関する考慮事項 x
4.1.1. 予約済みBSELの設定
4.2. ブートおよびコンフィグレーションに関するデザインの考慮事項 x
4.2.1. ブートに関するデザインの考慮事項 4.2.2. コンフィグレーション 4.2.3. 参考資料
4.2.1. ブートに関するデザインの考慮事項 x
4.2.1.1. ブートソース 4.2.1.2. 必要なフラッシュデバイスの選択 4.2.1.3. BSELのオプション 4.2.1.4. ブートクロック 4.2.1.5. CSELのオプション 4.2.1.6. NANDフラッシュデバイスの選択 4.2.1.7. フラッシュのプログラミング方法の決定 4.2.1.8. QSPIおよびSD/MMC/eMMCへのフラッシュ・メモリー・リセットの提供 4.2.1.9. QSPIフラッシュデバイスの選択
4.2.2. コンフィグレーション x
4.2.2.1. 従来のコンフィグレーション 4.2.2.2. HPSで開始するコンフィグレーション
4.3. HPSの電源に関するデザインの考慮事項 x
4.3.1. システムおよびボードの早期プランニング 4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 4.3.4. 消費電力の解析と最適化
4.3.1. システムおよびボードの早期プランニング x
4.3.1.1. 早期消費電力見積もり
4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 x
4.3.2.1. HPSを実行している状態でFPGA部分の電源を切断する必要性の検討 4.3.2.2. 必要なHPSブートクロック周波数の検討
4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 x
4.3.3.1. デバイスの電源投入
4.5. HPSインターフェイスのデザイン・ガイドライン x
4.5.1. HPS EMAC PHYインターフェイス 4.5.2. USBインターフェイスのデザイン・ガイドライン ガイドライン: デバイスがクロックを供給する場合のUSB PHYモードと、外部クロックがソースの場合のUSB PHYモードをどちらもサポートするボードをデザインします。 ガイドライン: USB信号のトレース長が最小になっていることを確認します。 ガイドライン: シグナル・インテグリティーが考慮されていることを確認します。 ガイドライン: OTG動作を使用する場合は、デザインを適切に行います。 4.5.3. QSPIフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.4. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 4.5.5. NANDフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.6. UARTインターフェイスのデザイン・ガイドライン 4.5.7. I2Cインターフェイスのデザイン・ガイドライン 4.5.8. SPIインターフェイスのデザイン・ガイドライン
4.5.1. HPS EMAC PHYインターフェイス x
4.5.1.1. HPS専用I/Oを介して接続されるPHYインターフェイス 4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 4.5.1.3. PHYインターフェイスに関するデザイン上の一般的な考慮事項
4.5.1.1. HPS専用I/Oを介して接続されるPHYインターフェイス x
4.5.1.1.1. RGMII
4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
4.5.1.2.1. GMII/MII 4.5.1.2.2. RGMIIへの適合 4.5.1.2.3. RMIIへの適合 4.5.1.2.4. SGMIIへの適合 4.5.1.2.5. MDIO
4.5.1.3. PHYインターフェイスに関するデザイン上の一般的な考慮事項 x
4.5.1.3.1. シグナル・インテグリティー
5. SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. HPSに向けたエンベデッド・ソフトウェア: デザイン・ガイドライン 5.2. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項 5.3. SDカードの低電力モードに関するデザインの考慮事項 5.4. HPS ECCに関するデザインの考慮事項 5.5. HPS SDRAMに関する考慮事項
5.1. HPSに向けたエンベデッド・ソフトウェア: デザイン・ガイドライン x
5.1.1. ソフトウェア開発プラットフォームのコンポーネントの構築 5.1.2. アプリケーションのオペレーティング・システムの選択 5.1.3. Linuxに向けたソフトウェア開発プラットフォームの構築 5.1.4. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.1.5. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.1.6. ブートローダー・ソフトウェアの選択 5.1.7. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択
5.1.1. ソフトウェア開発プラットフォームのコンポーネントの構築 x
5.1.1.1. ゴールデン・ハードウェア・リファレンス・デザイン
5.1.2. アプリケーションのオペレーティング・システムの選択 x
5.1.2.1. LinuxまたはRTOSの選択 5.1.2.2. ベアメタル 5.1.2.3. 対称型および非対称型マルチプロセッシング (SMPおよびAMP) モードの使用
5.1.3. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.1.3.1. Linux向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.1.3.2. ソースコード管理における考慮事項 5.1.3.3. Linux向けGSRDの開発フロー 5.1.3.4. Linux向けGSRDのビルドフロー 5.1.3.5. Linuxのデバイスツリーに関するデザインの考慮事項
5.1.7. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択 x
5.1.7.1. ソフトウェア・ビルド・ツールの選択 5.1.7.2. ソフトウェア・デバッグ・ツールの選択 5.1.7.3. ソフトウェア・トレース・ツールの選択
5.4. HPS ECCに関するデザインの考慮事項 x
5.4.1. ECCに関する一般的なデザインの考慮事項 5.4.2. システムレベルのECCの制御、ステータス、および割り込み管理 5.4.3. L2キャッシュ・データ・メモリーのECC 5.4.4. フラッシュメモリーのECC
5.5. HPS SDRAMに関する考慮事項 x
5.5.1. プリローダーを使用してのHPS SDRAMのデバッグ 5.5.2. FPGA-to-SDRAMインターフェイスを介してのHPS SDRAMへのアクセス
5.5.1. プリローダーを使用してのHPS SDRAMのデバッグ x
5.5.1.1. ランタイムのキャリブレーション・レポートの有効化 5.5.1.2. DLEVELを変更してより多くのデバッグ情報を取得 5.5.1.3. HPS SDRAMのサンプルドライバーの有効化 5.5.1.4. サンプルドライバーのデータパターンを変更 5.5.1.5. すべてのアドレスに対して書き込みおよび読み出しを行うコード例 5.5.1.6. プリローダーにおけるHPSレジスターに対する読み出し/書き込み 5.5.1.7. プリローダーにおけるHPS PLLロックステータスの確認
A. サポートと関連資料 x
A.1. サポート A.2. ソフトウェアの関連資料
B. その他の情報 x
B.1. Cyclone® Vおよび Arria® V SoCデバイスのデザイン・ガイドライン改訂履歴
1. Cyclone® V SoC FPGAおよび Arria® V SoC FPGAのデザイン・ガイドラインの概要
2. 背景: Cyclone® V SoC FPGAと Arria® V SoC FPGAのHPSサブシステムの比較
3. SoC FPGAのHPS部分に関するデザイン・ガイドライン
4. SoC FPGAのボード・デザイン・ガイドライン
5. SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン
A. サポートと関連資料
B. その他の情報

4.5.2. USBインターフェイスのデザイン・ガイドライン

Cyclone® V/ Arria® V SoCハード・プロセッサー・システムでは、組み込みUSB MACを業界標準のUSB 2.0 ULPI PHYに直接接続することができます。これには、1.8V、2.5V、3.0V、および3.3VのI/O規格をサポートするHPS専用I/Oを使用します。FPGA配線リソースを使用せず、タイミングが固定されているため、デザインは簡潔になります。このガイドでは、サポートされているすべてのPHY動作速度 (高速HS 480Mbps、フルスピードFS 12Mbps、および低速LS 1.5Mbps) を網羅するデザイン・ガイドラインを説明します。

注: Cyclone® V SoC U19パッケージ (484ピン) では、1つのUSBコントローラーのみを使用することができます。

ガイドライン: デバイスがクロックを供給する場合のUSB PHYモードと、外部クロックがソースの場合のUSB PHYモードをどちらもサポートするボードをデザインします。

Cyclone® V/ Arria® V SoCのULPI MAC とPHY間のインターフェイスは、MACからPHYのDATA[7:0]、DIR、NXT、およびMACからPHYのSTPで構成されます。最後に、60MHzの静的クロックがPHYから駆動されます。これは、HPSからUSB MACの一部のレジスターアクセスなどの動作に必要になります。PHYメーカーより提供されているRESETおよび電源投入に関する推奨事項に従っていることを確認してください。

ガイドライン: USB信号のトレース長が最小になっていることを確認します。

60MHzにおける周期は16.67nsであり、その間に、例えばクロックは外部PHYからMACに、そしてデータおよび制御信号はMACからPHYに移動する必要があります。往復遅延があるため、CLKおよびULPI信号の最大長は重要です。タイミングデータに基づき、最大長を7インチ未満にすることが推奨されます。これは5nsのTco仕様のPHYに基づいています。仕様がそれよりも遅い場合は、それに応じて全長を短くする必要があります。

ガイドライン: シグナル・インテグリティーが考慮されていることを確認します。

シグナル・インテグリティーも重要ですが、主に、PHYからHPSサブシステムのMACに駆動されるCLK信号において重要です。これらの信号は最大長のポイントツーポイントであるため、通常は終端せずに実行することができますが、トレースをシミュレーションし、反射を最小限に抑えることが推奨されます。シミュレーションで特に示されない限り、FPGAからの50Ωの出力設定を使用することが一般的に推奨されます。可能であれば、PHYベンダーより提供されている同様の設定を使用します。

ガイドライン: OTG動作を使用する場合は、デザインを適切に行います。

On-the-Go (OTG) の機能を使用する場合、SoCはホストまたはエンドポイントになることができます。ホストモードにおいては、USBフラッシュドライブをサポートしている場合や、潜在的にUSBハードドライブをサポートしている場合などの電力供給を考慮します。これらの電力要件と逆電流は通常、 Cyclone® V SoCまたは Arria® V SoCの開発キットで使用されているような外部ダイオードと電流リミッターを使用して考慮する必要があります。

レベル 2 の表題