AN 796: Cyclone® Vおよび Arria® V SoCデバイスのデザイン・ガイドライン

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ID 683360
日付 7/27/2020
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ドキュメント目次
ドキュメント目次 x
1. Cyclone® V SoC FPGAおよび Arria® V SoC FPGAのデザイン・ガイドラインの概要 2. 背景: Cyclone® V SoC FPGAと Arria® V SoC FPGAのHPSサブシステムの比較 3. SoC FPGAのHPS部分に関するデザイン・ガイドライン 4. SoC FPGAのボード・デザイン・ガイドライン 5. SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン A. サポートと関連資料 B. その他の情報
1. Cyclone® V SoC FPGAおよび Arria® V SoC FPGAのデザイン・ガイドラインの概要 x
1.1. SoC FPGAの設計者に向けたチェックリスト 1.2. SoC FPGAデザインに向けたHPSのデザイン・ガイドラインの概要 1.3. SoC FPGAデザインに向けたボード・デザイン・ガイドラインの概要 1.4. SoC FPGAデザインに向けたエンベデッド・ソフトウェアのデザイン・ガイドラインの概要
2. 背景: Cyclone® V SoC FPGAと Arria® V SoC FPGAのHPSサブシステムの比較 x
2.1. HPSとFPGAのインターコネクト接続に関するガイドライン
2.1. HPSとFPGAのインターコネクト接続に関するガイドライン x
2.1.1. HPS-FPGAブリッジ 2.1.2. FPGA-to-HPS SDRAMのアクセス 2.1.3. ソフトロジックとHPSコンポーネントの接続
2.1.1. HPS-FPGAブリッジ x
2.1.1.1. Lightweight HPS-to-FPGAブリッジ 2.1.1.2. HPS-to-FPGAブリッジ 2.1.1.3. FPGA-to-HPSブリッジ
3. SoC FPGAのHPS部分に関するデザイン・ガイドライン x
3.1. SoC-FPGAの設計を開始する 3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 3.4. HPSのEMIFに関するデザインの考慮事項 3.5. DMAに関する考慮事項 3.6. FPGAアクセラレーターのコヒーレンシー管理 3.7. IPのデバッグツール
3.1. SoC-FPGAの設計を開始する x
3.1.1. HPS-to-FPGAインターフェイスのデザインに推奨される開始点 3.1.2. SoC FPGAトポロジーの決定
3.2. デバイスのI/OをHPSペリフェラルおよびメモリーに接続するためのデザインにおける考慮事項 x
3.2.1. HPSピンの割り当てに関するデザインの考慮事項 3.2.2. HPS I/O の設定: 制約とドライブ強度
3.3. HPSのクロックおよびリセットに関するデザインの考慮事項 x
3.3.1. HPSのクロックのプランニング 3.3.2. 早期のピン・プランニングとI/O割り当ての解析 3.3.3. HPSのJTAG、クロック、リセット、PoRのピンの機能と接続 3.3.4. 内部クロック
3.4. HPSのEMIFに関するデザインの考慮事項 x
3.4.1. HPSをSDRAMに接続する際の考慮事項 3.4.2. HPS SDRAM I/Oの位置 3.4.3. HPS EMIFとSoC FPGAデバイスの統合 3.4.4. HPSメモリーのデバッグ 3.4.5. HPSのアドレス・ミラーリング
3.5. DMAに関する考慮事項 x
3.5.1. DMAコントローラーの選択 3.5.2. HPSインターコネクトを介するDMAマスターの帯域幅の最適化 3.5.3. FPGAアクセラレーターのタイミング・クロージャー
3.6. FPGAアクセラレーターのコヒーレンシー管理 x
3.6.1. キャッシュ・コヒーレンシー 3.6.2. FPGAロジックとHPS間のコヒーレンシー: アクセラレーター・コヒーレンシー・ポート (ACP) 3.6.3. ACPのパフォーマンスに影響するデータサイズ 3.6.4. ACPに関連するロックアップの回避 3.6.5. AXI* またはAvalon-MMを介してのFPGAからACPへのアクセス 3.6.6. ACPおよびL2キャッシュのECCアクセスにおけるデータのアライメント
4. SoC FPGAのボード・デザイン・ガイドライン x
4.1. ボードの立ち上げに関する考慮事項 4.2. ブートおよびコンフィグレーションに関するデザインの考慮事項 4.3. HPSの電源に関するデザインの考慮事項 4.4. HPSのバウンダリー・スキャン 4.5. HPSインターフェイスのデザイン・ガイドライン
4.1. ボードの立ち上げに関する考慮事項 x
4.1.1. 予約済みBSELの設定
4.2. ブートおよびコンフィグレーションに関するデザインの考慮事項 x
4.2.1. ブートに関するデザインの考慮事項 4.2.2. コンフィグレーション 4.2.3. 参考資料
4.2.1. ブートに関するデザインの考慮事項 x
4.2.1.1. ブートソース 4.2.1.2. 必要なフラッシュデバイスの選択 4.2.1.3. BSELのオプション 4.2.1.4. ブートクロック 4.2.1.5. CSELのオプション 4.2.1.6. NANDフラッシュデバイスの選択 4.2.1.7. フラッシュのプログラミング方法の決定 4.2.1.8. QSPIおよびSD/MMC/eMMCへのフラッシュ・メモリー・リセットの提供 4.2.1.9. QSPIフラッシュデバイスの選択
4.2.2. コンフィグレーション x
4.2.2.1. 従来のコンフィグレーション 4.2.2.2. HPSで開始するコンフィグレーション
4.3. HPSの電源に関するデザインの考慮事項 x
4.3.1. システムおよびボードの早期プランニング 4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 4.3.4. 消費電力の解析と最適化
4.3.1. システムおよびボードの早期プランニング x
4.3.1.1. 早期消費電力見積もり
4.3.2. SoC FPGAデバイスにおけるHPSおよびFPGAの電源に関するデザインの考慮事項 x
4.3.2.1. HPSを実行している状態でFPGA部分の電源を切断する必要性の検討 4.3.2.2. 必要なHPSブートクロック周波数の検討
4.3.3. ボードデザインにおけるピンの接続に関する考慮事項 x
4.3.3.1. デバイスの電源投入
4.5. HPSインターフェイスのデザイン・ガイドライン x
4.5.1. HPS EMAC PHYインターフェイス 4.5.2. USBインターフェイスのデザイン・ガイドライン 4.5.3. QSPIフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.4. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 4.5.5. NANDフラッシュ・インターフェイスのデザイン・ガイドライン 4.5.6. UARTインターフェイスのデザイン・ガイドライン 4.5.7. I2Cインターフェイスのデザイン・ガイドライン 4.5.8. SPIインターフェイスのデザイン・ガイドライン
4.5.1. HPS EMAC PHYインターフェイス x
4.5.1.1. HPS専用I/Oを介して接続されるPHYインターフェイス 4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス 4.5.1.3. PHYインターフェイスに関するデザイン上の一般的な考慮事項
4.5.1.1. HPS専用I/Oを介して接続されるPHYインターフェイス x
4.5.1.1.1. RGMII
4.5.1.2. FPGA I/Oを介して接続されるPHYインターフェイス x
4.5.1.2.1. GMII/MII 4.5.1.2.2. RGMIIへの適合 4.5.1.2.3. RMIIへの適合 4.5.1.2.4. SGMIIへの適合 4.5.1.2.5. MDIO
4.5.1.3. PHYインターフェイスに関するデザイン上の一般的な考慮事項 x
4.5.1.3.1. シグナル・インテグリティー
5. SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン x
5.1. HPSに向けたエンベデッド・ソフトウェア: デザイン・ガイドライン 5.2. フラッシュ・デバイス・ドライバーに関するデザインの考慮事項 5.3. SDカードの低電力モードに関するデザインの考慮事項 5.4. HPS ECCに関するデザインの考慮事項 5.5. HPS SDRAMに関する考慮事項
5.1. HPSに向けたエンベデッド・ソフトウェア: デザイン・ガイドライン x
5.1.1. ソフトウェア開発プラットフォームのコンポーネントの構築 5.1.2. アプリケーションのオペレーティング・システムの選択 5.1.3. Linuxに向けたソフトウェア開発プラットフォームの構築 5.1.4. ベアメタル・アプリケーションに向けたソフトウェア開発プラットフォームの構築 5.1.5. パートナーOSまたはRTOSに向けたソフトウェア開発プラットフォームの構築 5.1.6. ブートローダー・ソフトウェアの選択 5.1.7. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択
5.1.1. ソフトウェア開発プラットフォームのコンポーネントの構築 x
5.1.1.1. ゴールデン・ハードウェア・リファレンス・デザイン
5.1.2. アプリケーションのオペレーティング・システムの選択 x
5.1.2.1. LinuxまたはRTOSの選択 5.1.2.2. ベアメタル 5.1.2.3. 対称型および非対称型マルチプロセッシング (SMPおよびAMP) モードの使用
5.1.3. Linuxに向けたソフトウェア開発プラットフォームの構築 x
5.1.3.1. Linux向けゴールデン・システム・リファレンス・デザイン (GSRD) 5.1.3.2. ソースコード管理における考慮事項 5.1.3.3. Linux向けGSRDの開発フロー 5.1.3.4. Linux向けGSRDのビルドフロー 5.1.3.5. Linuxのデバイスツリーに関するデザインの考慮事項
5.1.7. 開発、デバッグ、およびトレースに向けたソフトウェア・ツールの選択 x
5.1.7.1. ソフトウェア・ビルド・ツールの選択 5.1.7.2. ソフトウェア・デバッグ・ツールの選択 5.1.7.3. ソフトウェア・トレース・ツールの選択
5.4. HPS ECCに関するデザインの考慮事項 x
5.4.1. ECCに関する一般的なデザインの考慮事項 5.4.2. システムレベルのECCの制御、ステータス、および割り込み管理 5.4.3. L2キャッシュ・データ・メモリーのECC 5.4.4. フラッシュメモリーのECC
5.5. HPS SDRAMに関する考慮事項 x
5.5.1. プリローダーを使用してのHPS SDRAMのデバッグ 5.5.2. FPGA-to-SDRAMインターフェイスを介してのHPS SDRAMへのアクセス
5.5.1. プリローダーを使用してのHPS SDRAMのデバッグ x
5.5.1.1. ランタイムのキャリブレーション・レポートの有効化 5.5.1.2. DLEVELを変更してより多くのデバッグ情報を取得 5.5.1.3. HPS SDRAMのサンプルドライバーの有効化 5.5.1.4. サンプルドライバーのデータパターンを変更 5.5.1.5. すべてのアドレスに対して書き込みおよび読み出しを行うコード例 5.5.1.6. プリローダーにおけるHPSレジスターに対する読み出し/書き込み 5.5.1.7. プリローダーにおけるHPS PLLロックステータスの確認
A. サポートと関連資料 x
A.1. サポート A.2. ソフトウェアの関連資料
B. その他の情報 x
B.1. Cyclone® Vおよび Arria® V SoCデバイスのデザイン・ガイドライン改訂履歴
1. Cyclone® V SoC FPGAおよび Arria® V SoC FPGAのデザイン・ガイドラインの概要
2. 背景: Cyclone® V SoC FPGAと Arria® V SoC FPGAのHPSサブシステムの比較
3. SoC FPGAのHPS部分に関するデザイン・ガイドライン
4. SoC FPGAのボード・デザイン・ガイドライン
5. SoC FPGAに向けたエンベデッド・ソフトウェアのデザイン・ガイドライン
A. サポートと関連資料
B. その他の情報

3.4.2. HPS SDRAM I/Oの位置

Cyclone® Vおよび Arria® V SoC HPSの外部メモリー・インターフェイスI/Oの位置は、使用しているメモリーのタイプに応じて固定されています。それぞれのメモリー・インターフェイス・ピンで使用する正確なI/Oピンに関しては、HMC Pin Assignment for DDR3/DDR2およびHMC Pin Assignment for LPDDR2にあるデバイスのピンアウトファイルを参照してください。

注: 未使用のHPS外部メモリー・インターフェイスI/Oピンは、HPSペリフェラルに割り当てたり、FPGAでローンIOとして使用したりすることはできません。
注: 最小パッケージの Cyclone® V SoC U19 (484ピン) では、HPS SDRAMの幅がより大きなパッケージ (40ビット) に比べて狭く (32ビット) なっています。詳細は、Cyclone V Device Handbook Volume 1: Device Interfaces and Integrationで、「External Memory Interfaces in Cyclone® V Devices」の章を参照してください。
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