インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

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ID 683353
日付 11/04/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Hyperflex™ HyperFlex FPGAアーキテクチャーの概要 2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン 3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル　 4. デザイン例ウォークスルー 5. リタイミングの制限と対処方法 6. 最適化の例　 7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン 8. 付録 9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック 10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
1. インテル® Hyperflex™ HyperFlex FPGAアーキテクチャーの概要 x
1.1. インテル® Hyperflex™ 基本的なデザインコンセプト
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン x
2.1. 高速デザイン手法 2.2. Hyper-Retiming（レジスター移動を容易にする） 2.3. Hyper-Pipelining（​​パイプライン・レジスターの追加）　 2.4. Hyper-Optimization （RTLの最適化）
2.1. 高速デザイン手法 x
2.1.1. 高速ターゲットを設定する 2.1.2. 実験と反復 2.1.3. 独自にコンポーネントをコンパイルする 2.1.4. サブモジュールの最適化 2.1.5. ブロードキャスト信号を避ける
2.1.1. 高速ターゲットを設定する x
2.1.1.1. 速度とタイミング収束 2.1.1.2. スピードとレイテンシー
2.2. Hyper-Retiming（レジスター移動を容易にする） x
2.2.1. リセット戦略 2.2.2. クロックイネーブルの戦略 2.2.3. 合成属性 2.2.4. タイミングの検討事項 2.2.5. クロック同期の戦略 2.2.6. 準安定シンクロナイザ 2.2.7. 初期のパワーアップ条件 2.2.8. RAMおよびDSPを介したリタイミング
2.2.1. リセット戦略 x
2.2.1.1. 非同期リセットを削除する 2.2.1.2. グローバル・クロック・ツリーでの同期リセット 2.2.1.3. I/Oポートの同期リセット 2.2.1.4. 重複およびパイプライン同期リセット
2.2.2. クロックイネーブルの戦略 x
2.2.2.1. ローカライズされたクロック・イネーブル 2.2.2.2. 高いファンアウト・クロック・イネーブル 2.2.2.3. タイミング例外を使用したクロックイネーブル
2.2.4. タイミングの検討事項 x
2.2.4.1. マルチサイクル･パスの最適化 2.2.4.2. 過剰制約
2.2.7. 初期のパワーアップ条件 x
2.2.7.1. 初期条件の指定 2.2.7.2. 初期条件とリタイミング 2.2.7.3. 初期条件とHyper-Registers 2.2.7.4. リセット・シーケンスのリタイミング
2.2.7.3. 初期条件とHyper-Registers x
2.2.7.3.1. 同期開始システムクロック・ゲーティングの例 2.2.7.3.2. クロックのゲートの実装
2.3. Hyper-Pipelining（​​パイプライン・レジスターの追加）　 x
2.3.1. 従来のパイプライン化とHyper-Pipelining処理の比較 2.3.2. パイプライニングとレイテンシー 2.3.3. 複数サイクルの例外の代わりにレジスターの使用
2.3.2. パイプライニングとレイテンシー x
2.3.2.1. 可変レイテンシーのロケーションでのパイプライン化　 2.3.2.2. 自動パイプライン挿入　
2.3.2.1. 可変レイテンシーのロケーションでのパイプライン化　 x
2.3.2.1.1. レイテンシー・インセンシティブのフォールスパスの指定　
2.3.2.2. 自動パイプライン挿入　 x
2.3.2.2.1. ステップ1：可変レイテンシー・モジュールを作成する 2.3.2.2.2. ステップ2：可変レイテンシー・モジュールのインスタンス化 2.3.2.2.3. ステップ3：自動パイプライン挿入オプションを確認する 7047834648 2.3.2.2.4. （オプション）可変レイテンシー・モジュールなしの自動パイプライン挿入
2.4. Hyper-Optimization （RTLの最適化） x
2.4.1. 一般的な最適化手法 2.4.2. 特定のデザイン構造の最適化
2.4.1. 一般的な最適化手法 x
2.4.1.1. Shannonの分解 2.4.1.2. タイムドメインの多重化 2.4.1.3. ループ・アンローリング 2.4.1.4. ループ・パイプライン 2.4.1.5. 事前計算
2.4.1.1. Shannonの分解 x
2.4.1.1.1. Shannonの分解例 2.4.1.1.2. Shannonの分解のための回路の特定
2.4.1.4. ループ・パイプライン x
2.4.1.4.1. ループ・パイプライン理論 2.4.1.4.2. ループ・パイプラインにおデモ 2.4.1.4.3. ループ・パイプラインおよび合成の最適化
2.4.2. 特定のデザイン構造の最適化 x
2.4.2.1. 高速クロック・ドメイン 2.4.2.2. ループの再構築 2.4.2.3. コントロール信号のバックプレッシャー 2.4.2.4. FIFOステータス信号によるフロー・コントロール 2.4.2.5. スキッドバッファーを使用したフロー制御 2.4.2.6. リード・モディファイ・ライトのメモリー 2.4.2.7. カウンターとアキュムレーター 2.4.2.8. ステートマシン 2.4.2.9. メモリー 2.4.2.10. DSPブロック 2.4.2.11. 一般ロジック 2.4.2.12. モジュラスと除算 2.4.2.13. リセット 2.4.2.14. ハードウェアの再利用 2.4.2.15. アルゴリズム要件 2.4.2.16. FIFO 2.4.2.17. 三元加算器
2.4.2.1. 高速クロック・ドメイン x
2.4.2.1.1. クロック・ネットワークの視覚化 2.4.2.1.2. Fitter Reportでのクロックネットワークの表示 2.4.2.1.3. TimeQuestでのクロックの表示
2.4.2.9. メモリー x
2.4.2.9.1. インテル® Hyperflex™ アーキテクチャーのデュアル・ポート・メモリー 2.4.2.9.2. シンプル・デュアル・ポート・メモリー 2.4.2.9.3. インテル® Hyperflex™ アーキテクチャーのシンプル・デュアル・ポート・メモリーの例 2.4.2.9.4. メモリー混合ポート幅比制限 2.4.2.9.5. レジスターされないRAM出力
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル　 x
3.1. Design Assistantを使用したデザイ・ンルール・チェック
3.1. Design Assistantを使用したデザイ・ンルール・チェック x
3.1.1. コンパイル中のDesign Assistantの実行 3.1.2. 解析モードでのDesign Assistantの実行 3.1.3. ハイパーリタイマーの準備ルール　
3.1.2. 解析モードでのDesign Assistantの実行 x
3.1.2.1. Design Assistantからのクロスプローブ 3.1.2.2. Chip PlannerからのDesign Assistantの実行 3.1.2.3. Timing AnalyzerからDesign Assistantを実行
4. デザイン例ウォークスルー x
4.1. メジアンフィルタのデザイン例
4.1. メジアンフィルタのデザイン例 x
4.1.1. ステップ1：基本デザインのコンパイル 4.1.2. ステップ2：パイプライン・ステージを追加し、非同期リセットを削除する 4.1.3. ステップ3：パイプライン・ステージを追加して、すべての非同期リセットを削除する 4.1.4. ステップ4：ショートパスとロングパスの条件を最適化する
5. リタイミングの制限と対処方法 x
5.1. dont_merge合成属性の設定　 5.2. クリティカル・チェインレポートの解釈
5.2. クリティカル・チェインレポートの解釈 x
5.2.1. Insufficient Registers 5.2.2. Short Path/Long Path 5.2.3. Fast Forwardの制限 5.2.4. ループ 5.2.5. クロックドメインごとに1つのクリティカル・チェイン 5.2.6. 関連するクロックグループのクリティカル・チェイン 5.2.7. 複雑なクリティカル・チェイン 5.2.8. 配置可能ノードの拡張 5.2.9. ドメイン境界エントリとドメイン境界出口 5.2.10. デュアル・クロック・メモリーを備えたクリティカル・チェイン 5.2.11. クリティカル・チェインビットとバス 5.2.12. ディレイライン
5.2.1. Insufficient Registers x
5.2.1.1. Insufficient Registersの例 5.2.1.2. Insufficient Registersの最適化 5.2.1.3. デュアル・クロック・メモリーを備えたクリティカル・チェイン
5.2.2. Short Path/Long Path x
5.2.2.1. Hyper-Registerの位置が使用不可能 5.2.2.2. 保留最適化の例 5.2.2.3. ショートパス/ロングパスの最適化 5.2.2.4. レジスターの追加 5.2.2.5. 重複する共通ノード 5.2.2.6. データとコントロール・プレーン
5.2.3. Fast Forwardの制限 x
5.2.3.1. パス制限の最適化
5.2.4. ループ x
5.2.4.1. クリティカル・チェインを制限するループの例
6. 最適化の例　 x
6.1. ラウンド・ロビン・スケジューラ
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン x
7.1. デザインの移行とパフォーマンスの調査 7.2. トップレベル・デザインの考慮事項
7.1. デザインの移行とパフォーマンスの調査 x
7.1.1. Verilog HDLモジュールのブラックボックス化 7.1.2. VHDLモジュールのブラックボックス化 7.1.3. クロック管理 7.1.4. ピン･アサインメント 7.1.5. トランシーバー・コントロール・ロジック 7.1.6. 期限の切れたIPコアのアップグレード
8. 付録 x
8.1. 付録A：パラメーター化可能パイプライン・モジュール 8.2. 付録B：クロックの有効化とリセット
8.2. 付録B：クロックの有効化とリセット x
8.2.1. 同期リセットと制限 8.2.2. クロックイネーブルを使用したリタイミング 8.2.3. Resolving Short Paths
8.2.1. 同期リセットと制限 x
8.2.1.1. 同期リセットのサマリ
8.2.2. クロックイネーブルを使用したリタイミング x
8.2.2.1. 放送コントロール信号の例
1. インテル® Hyperflex™ HyperFlex FPGAアーキテクチャーの概要
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル　
4. デザイン例ウォークスルー
5. リタイミングの制限と対処方法
6. 最適化の例　
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン
8. 付録
9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

5. リタイミングの制限と対処方法

Compilerは、Hyper-Retimingによるさらなる最適化を制限するデザイン内のレジスターチェインを識別します。コンパイラーは、これらの関連するレジスター間パスをクリティカル・チェインと呼びます。クリティカル・チェインとそれに関連するクロックドメインのf MAXは、レジスター間パスの平均遅延、および配線ワイヤなどの分割できない回路要素の量子化遅延によって制限されます。 リタイミングの制限を引き起こすさまざまな状況があります。リタイミングの制限は、ハードウェアの特性、ソフトウェアの動作のために存在するか、デザインに固有のものです。 Retiming Limit Detailsは、リタイミングをさらに妨げる制限理由、およびチェインを構成するレジスターと組み合わせノードをレポートします。早送りの推奨事項には、重要なチェインを削除し、追加のレジスター・リタイミングを有効にするために実行できる手順がリストされています。

図 101に 、赤い線は同じクリティカル・チェインを表します。タイミング制限により、レジスターAが前方にリタイミングするのを防ぎます。タイミングの制限により、レジスターBが逆方向にリタイミングすることも防止されます。レジスターAとレジスターBが同じレジスターである場合、ループが発生します。

図 101. サンプルクリティカル・チェイン

クリティカル・チェインに関する早送りの推奨事項は次のとおりです。

  • チェイン内の「ロングパス」の遅延を削減します。遅延を削減するために標準のタイミング収束技術を使用してください。過度の組み合わせロジック、準最適配置、ルーティング輻輳により、パスの遅延が発生します。
  • チェイン内の「ロングパス」にさらにパイプライン・ステージを挿入します。ロングパスは、レジスター間の遅延が最も大きいクリティカル・チェインの部分です。
  • 遅延を増加します（または、パイプライン・ステージをチェインの「ショートパス」に追加する）。

重要なチェインの特定のレジスターは、他の多くの理由でパフォーマンスを制限する可能性があります。コンパイラーは、リタイミングによってさらなる最適化を制限する次のタイプの理由を分類します。

  • 不十分なレジスター
  • ループ
  • ショートパス/ロングパス
  • パスの制限

特定のクリティカル・チェインがデザインのパフォーマンスを制限する理由を理解したら、RTLを変更してボトルネックを解消し、パフォーマンスを向上させることができます。

表 10.  さまざまなデザイン条件に対するHyper-Registerのサポート
デザイン条件 Hyper-Registerのサポート
Initial conditions that cannot be preserved Hyper-Registerは初期条件をサポートしています。ただし、すべてのレジスターの初期条件ステージ（つまり、Hyper-Registerのマージおよび複製）を保持しながら、リタイミング操作を実行することはできません。このような状況がデザインで発生した場合、関係するレジスターはリタイムされません。これにより、レジスターのリタイミングがデザイン機能に影響を与えないことが保証されます。
Register has an asynchronous clear Hyper-Registerは、データおよびクロック入力のみをサポートします。Hyper-Registerには、非同期クリア、プリセット、イネーブルなどのコントロール信号がありません。非同期クリアを持つレジスターは、Hyper-Registerにリタイムすることはできません。非同期クリアは、ステートマシンやコントロール・ロジックなど、必要なときにのみ使用してください。多くの場合、データパスの大部分から非同期クリアを回避または削除することができます。
Register drives an asynchronous signal このデザイン条件は、非同期リセットを使用するデザインに固有のものです。非同期クリアでリセットされるレジスターの数を削減することに重点を置いてください。
Register has don’t touch or preserve attributes Compilerは、これらの属性を持つレジスターをリタイムしません。 Preserve属性を使用して高いファンアウト信号のレジスター複製を管理する場合、preserve属性を削除してみてください。Compilerは、それぞれの宛先への各ルーティング・パスに沿って高いファンアウトレジスターをリタイムすることができます。あるいは、 dont_merge属性を使用します。Compilerは、ALM、DDIO、シングルポートRAM、およびDSPブロックにレジスターをリタイムします。
Register is a clock source このデザイン条件は一般的ではありません。特に、デザインのパフォーマンスに重大な影響を与える部分については、まれです。このリタイミング制限が必要な性能を達成できない場合、PLLがレジスターではなくクロックを生成できるかどうかを検討してください。
Register is a partition boundary この条件は、デザインパーティションを使用するデザインに固有です。このリタイミング制約により、必要なパフォーマンスを達成できない場合、Hyper-Retimingのパーティション境界内にレジスターを追加してください。
Register is a block type modified by an ECO operation この制限は一般的ではありません。 ECOを実行するのではなく、デザインソースの機能的な変更を行い、リコンパイルすることによって制限を回避してください。
Register location is an unknown block この制限は一般的ではありません。指定したブロックタイプに隣接して余分なレジスターを追加することで、この条件を回避することができます。
Register is described in the RTL as a latch Hyper-Registerはラッチを実装できません。 RTLコーディングの問題（不完全な割り当てなど）のために、ラッチが推測されることがあります。ラッチを実装しない場合、RTLを変更してください。
Register location is at an I/O boundary すべてのデザインにI/Oが含まれていますが、Hyper-RetimingのI/O境界の隣にパイプライン・ステージを追加することができます。
Combinational node is fed by a special source この状態は珍しく、特にデザインの性能重視の部分では珍しいことです。
Register is driven by a locally routed clock Hyper-Registerは、専用のクロックネットワークによってのみクロックされます。ルーティング・ファブリックを使用してクロック信号を配信することは珍しいことですが、特にデザインのパフォーマンス重視の部品です。代わりに小さなクロック領域を実装することを検討してください。
Register is a timing exception end-point Compilerは、SDC制約のソースまたはデスティネーションであるレジスターをリタイムしません。
Register with inverted input or output この状態はまれです。
Register is part of a synchronizer chain Fitterはシンクロナイザー・チェインを最適化して平均故障間隔（MTBF）を増やし、コンパイラーはシンクロナイザー・チェインの一部として検出またはマークされたレジスターのリタイミングを行いません。シンクロナイザー・チェインに隣接するクロックドメイン境界にパイプライン・ステージを追加して、リタイミングの柔軟性を提供します。または、特定のシンクロナイザー・チェインのSynchronization Register Chain Length （デフォルトは3）の検出数を減らすことができます。場合によっては、シンクロナイザー・チェインは不要であり、推論すべきではありません。
Register with multiple period requirements for paths that start or end at the register (cross-clock boundary) この状況は、レジスターが1つの周波数でクロックのデータをラッチし、別の周波数で動作するレジスターにファンアウトする任意のクロスクロック境界で発生します。Compilerは、クロスクロック境界でレジスターをリタイムしません。リタイミングに柔軟性を持たせるために、クロックドメイン境界の一方の側または他方の側にパイプライン・ステージを追加することを検討してください。
関連情報
レベル 2 の表題