インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

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ID 683353
日付 11/04/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Hyperflex™ HyperFlex FPGAアーキテクチャーの概要 2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン 3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル　 4. デザイン例ウォークスルー 5. リタイミングの制限と対処方法 6. 最適化の例　 7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン 8. 付録 9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック 10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
1. インテル® Hyperflex™ HyperFlex FPGAアーキテクチャーの概要 x
1.1. インテル® Hyperflex™ 基本的なデザインコンセプト
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン x
2.1. 高速デザイン手法 2.2. Hyper-Retiming（レジスター移動を容易にする） 2.3. Hyper-Pipelining（​​パイプライン・レジスターの追加）　 2.4. Hyper-Optimization （RTLの最適化）
2.1. 高速デザイン手法 x
2.1.1. 高速ターゲットを設定する 2.1.2. 実験と反復 2.1.3. 独自にコンポーネントをコンパイルする 2.1.4. サブモジュールの最適化 2.1.5. ブロードキャスト信号を避ける
2.1.1. 高速ターゲットを設定する x
2.1.1.1. 速度とタイミング収束 2.1.1.2. スピードとレイテンシー
2.2. Hyper-Retiming（レジスター移動を容易にする） x
2.2.1. リセット戦略 2.2.2. クロックイネーブルの戦略 2.2.3. 合成属性 2.2.4. タイミングの検討事項 2.2.5. クロック同期の戦略 2.2.6. 準安定シンクロナイザ 2.2.7. 初期のパワーアップ条件 2.2.8. RAMおよびDSPを介したリタイミング
2.2.1. リセット戦略 x
2.2.1.1. 非同期リセットを削除する 2.2.1.2. グローバル・クロック・ツリーでの同期リセット 2.2.1.3. I/Oポートの同期リセット 2.2.1.4. 重複およびパイプライン同期リセット
2.2.2. クロックイネーブルの戦略 x
2.2.2.1. ローカライズされたクロック・イネーブル 2.2.2.2. 高いファンアウト・クロック・イネーブル 2.2.2.3. タイミング例外を使用したクロックイネーブル
2.2.4. タイミングの検討事項 x
2.2.4.1. マルチサイクル･パスの最適化 2.2.4.2. 過剰制約
2.2.7. 初期のパワーアップ条件 x
2.2.7.1. 初期条件の指定 2.2.7.2. 初期条件とリタイミング 2.2.7.3. 初期条件とHyper-Registers 2.2.7.4. リセット・シーケンスのリタイミング
2.2.7.3. 初期条件とHyper-Registers x
2.2.7.3.1. 同期開始システムクロック・ゲーティングの例 2.2.7.3.2. クロックのゲートの実装
2.3. Hyper-Pipelining（​​パイプライン・レジスターの追加）　 x
2.3.1. 従来のパイプライン化とHyper-Pipelining処理の比較 2.3.2. パイプライニングとレイテンシー 2.3.3. 複数サイクルの例外の代わりにレジスターの使用
2.3.2. パイプライニングとレイテンシー x
2.3.2.1. 可変レイテンシーのロケーションでのパイプライン化　 2.3.2.2. 自動パイプライン挿入　
2.3.2.1. 可変レイテンシーのロケーションでのパイプライン化　 x
2.3.2.1.1. レイテンシー・インセンシティブのフォールスパスの指定　
2.3.2.2. 自動パイプライン挿入　 x
2.3.2.2.1. ステップ1：可変レイテンシー・モジュールを作成する 2.3.2.2.2. ステップ2：可変レイテンシー・モジュールのインスタンス化 2.3.2.2.3. ステップ3：自動パイプライン挿入オプションを確認する 7047834648 2.3.2.2.4. （オプション）可変レイテンシー・モジュールなしの自動パイプライン挿入
2.4. Hyper-Optimization （RTLの最適化） x
2.4.1. 一般的な最適化手法 2.4.2. 特定のデザイン構造の最適化
2.4.1. 一般的な最適化手法 x
2.4.1.1. Shannonの分解 2.4.1.2. タイムドメインの多重化 2.4.1.3. ループ・アンローリング 2.4.1.4. ループ・パイプライン 2.4.1.5. 事前計算
2.4.1.1. Shannonの分解 x
2.4.1.1.1. Shannonの分解例 2.4.1.1.2. Shannonの分解のための回路の特定
2.4.1.4. ループ・パイプライン x
2.4.1.4.1. ループ・パイプライン理論 2.4.1.4.2. ループ・パイプラインにおデモ 2.4.1.4.3. ループ・パイプラインおよび合成の最適化
2.4.2. 特定のデザイン構造の最適化 x
2.4.2.1. 高速クロック・ドメイン 2.4.2.2. ループの再構築 2.4.2.3. コントロール信号のバックプレッシャー 2.4.2.4. FIFOステータス信号によるフロー・コントロール 2.4.2.5. スキッドバッファーを使用したフロー制御 2.4.2.6. リード・モディファイ・ライトのメモリー 2.4.2.7. カウンターとアキュムレーター 2.4.2.8. ステートマシン 2.4.2.9. メモリー 2.4.2.10. DSPブロック 2.4.2.11. 一般ロジック 2.4.2.12. モジュラスと除算 2.4.2.13. リセット 2.4.2.14. ハードウェアの再利用 2.4.2.15. アルゴリズム要件 2.4.2.16. FIFO 2.4.2.17. 三元加算器
2.4.2.1. 高速クロック・ドメイン x
2.4.2.1.1. クロック・ネットワークの視覚化 2.4.2.1.2. Fitter Reportでのクロックネットワークの表示 2.4.2.1.3. TimeQuestでのクロックの表示
2.4.2.9. メモリー x
2.4.2.9.1. インテル® Hyperflex™ アーキテクチャーのデュアル・ポート・メモリー 2.4.2.9.2. シンプル・デュアル・ポート・メモリー 2.4.2.9.3. インテル® Hyperflex™ アーキテクチャーのシンプル・デュアル・ポート・メモリーの例 2.4.2.9.4. メモリー混合ポート幅比制限 2.4.2.9.5. レジスターされないRAM出力
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル　 x
3.1. Design Assistantを使用したデザイ・ンルール・チェック
3.1. Design Assistantを使用したデザイ・ンルール・チェック x
3.1.1. コンパイル中のDesign Assistantの実行 3.1.2. 解析モードでのDesign Assistantの実行 3.1.3. ハイパーリタイマーの準備ルール　
3.1.2. 解析モードでのDesign Assistantの実行 x
3.1.2.1. Design Assistantからのクロスプローブ 3.1.2.2. Chip PlannerからのDesign Assistantの実行 3.1.2.3. Timing AnalyzerからDesign Assistantを実行
4. デザイン例ウォークスルー x
4.1. メジアンフィルタのデザイン例
4.1. メジアンフィルタのデザイン例 x
4.1.1. ステップ1：基本デザインのコンパイル 4.1.2. ステップ2：パイプライン・ステージを追加し、非同期リセットを削除する 4.1.3. ステップ3：パイプライン・ステージを追加して、すべての非同期リセットを削除する 4.1.4. ステップ4：ショートパスとロングパスの条件を最適化する
5. リタイミングの制限と対処方法 x
5.1. dont_merge合成属性の設定　 5.2. クリティカル・チェインレポートの解釈
5.2. クリティカル・チェインレポートの解釈 x
5.2.1. Insufficient Registers 5.2.2. Short Path/Long Path 5.2.3. Fast Forwardの制限 5.2.4. ループ 5.2.5. クロックドメインごとに1つのクリティカル・チェイン 5.2.6. 関連するクロックグループのクリティカル・チェイン 5.2.7. 複雑なクリティカル・チェイン 5.2.8. 配置可能ノードの拡張 5.2.9. ドメイン境界エントリとドメイン境界出口 5.2.10. デュアル・クロック・メモリーを備えたクリティカル・チェイン 5.2.11. クリティカル・チェインビットとバス 5.2.12. ディレイライン
5.2.1. Insufficient Registers x
5.2.1.1. Insufficient Registersの例 5.2.1.2. Insufficient Registersの最適化 5.2.1.3. デュアル・クロック・メモリーを備えたクリティカル・チェイン
5.2.2. Short Path/Long Path x
5.2.2.1. Hyper-Registerの位置が使用不可能 5.2.2.2. 保留最適化の例 5.2.2.3. ショートパス/ロングパスの最適化 5.2.2.4. レジスターの追加 5.2.2.5. 重複する共通ノード 5.2.2.6. データとコントロール・プレーン
5.2.3. Fast Forwardの制限 x
5.2.3.1. パス制限の最適化
5.2.4. ループ x
5.2.4.1. クリティカル・チェインを制限するループの例
6. 最適化の例　 x
6.1. ラウンド・ロビン・スケジューラ
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン x
7.1. デザインの移行とパフォーマンスの調査 7.2. トップレベル・デザインの考慮事項
7.1. デザインの移行とパフォーマンスの調査 x
7.1.1. Verilog HDLモジュールのブラックボックス化 7.1.2. VHDLモジュールのブラックボックス化 7.1.3. クロック管理 7.1.4. ピン･アサインメント 7.1.5. トランシーバー・コントロール・ロジック 7.1.6. 期限の切れたIPコアのアップグレード
8. 付録 x
8.1. 付録A：パラメーター化可能パイプライン・モジュール 8.2. 付録B：クロックの有効化とリセット
8.2. 付録B：クロックの有効化とリセット x
8.2.1. 同期リセットと制限 8.2.2. クロックイネーブルを使用したリタイミング 8.2.3. Resolving Short Paths
8.2.1. 同期リセットと制限 x
8.2.1.1. 同期リセットのサマリ
8.2.2. クロックイネーブルを使用したリタイミング x
8.2.2.1. 放送コントロール信号の例
1. インテル® Hyperflex™ HyperFlex FPGAアーキテクチャーの概要
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル　
4. デザイン例ウォークスルー
5. リタイミングの制限と対処方法
6. 最適化の例　
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン
8. 付録
9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック

2.2.1.1. 非同期リセットを削除する

リセットが完全リセットの定常状態に達するのに十分長く保持されたときに回路が自然にリセットされる場合、非同期リセットを削除します。

表 3は、非同期リセット（太字で表示）がパイプライン内のすべてのレジスターをリセットし、Hyper-Registersに配置されないようにする方法を示しています。

表 3.  Verilog HDLおよびVHDL非同期リセットの例
Verilog HDL VHDL 
always @(posedge clk, aclr)
   if (aclr) begin
      reset_synch <= 1'b0;
      aclr_int <= 1’b0;
   end
   else begin
      reset_synch <= 1'b1;
      aclr_int <= reset_synch;
   end

always @(posedge clk, aclr_int)
// Asynchronous reset===============
   if (!aclr_int) begin
      a <= 1'b0;
      b <= 1'b0;
      c <= 1'b0;
      d <= 1'b0;
      out <= 1'b0;
   end
//===============
   else begin
      a <= in;
      b <= a;
      c <= b;
      d <= c;
      out <= d;
   end
 
PROCESS(clk, aclr) BEGIN
   IF (aclr = '0') THEN
      reset_synch <= '0';
      aclr_int <= '0';
   ELSIF rising_edge(clk) THEN
      reset_synch <= '1';
      aclr_int <= reset_synch;
   END IF;
END PROCESS;

PROCESS(clk, aclr_int) BEGIN
// Asynchronous reset===============
   IF (aclr_int = '0') THEN
      a <= '0';
      b <= '0';
      c <= '0';
      d <= '0';
      output <= '0';
//===============
   ELSIF rising_edge(clk) THEN
      a <= input;
      b <= a;
      c <= b;
      d <= c;
      output <= d;
   END IF;
END PROCESS;

図 7は、表 3の論理を回路図形式で示します。aclrがアサートされると、フロップの出力はすべてゼロになります。 aclrをリリースして2つのクロックパルスを適用すると、すべてのフロップが機能モードになります。

図 7. フル非同期リセットを使用する回路

図 8は、回路の中央からの非同期リセットの削除を示しています。部分的なリセット後、変更された回路が元の回路と同じ定常状態に落ち着いた場合、変更は機能的に同等です。

図 8. 部分非同期リセット


図 9は、通常、反転ロジックを含む回路がパイプラインにとどまるために追加の同期リセットを必要とする方法を示しています。

図 9. レジスターチェイン内のインバータを備えた回路

リセットを解除してクロックを適用すると、レジスター出力はリセット状態になりません。非同期リセットが反転レジスターから削除されると、リセットから落ち着いた後、回路は図 9と同等のままになりません。

図 10. 非同期クリア付きレジスターチェイン内のインバータ回路


反転機能による自然なリセットロジックを回避するには、図 11に示すように、リセット解除と同期するように出力を検証します。次に、検証パイプラインが計算パイプラインが実際に有効なときに出力を有効にできる場合、その動作はリセット解除と同等です。このプロセスは、回路の計算部分が自然にリセットされない場合であっても適切です。

図 11. リセットと同期するための出力の検証

表 4は、図 8のVerilog HDLおよびVHDLの例を示しています。この例をデザインに適用して、不要な非同期リセットを削除してください。

表 4.  最小または非同期クリアを使用したVerilog HDLの例
Verilog HDL VHDL 
always @(posedge clk, aclr)
   if (aclr) begin
      reset_synch_1 <= 1'b0;
      reset_synch_2 <= 1'b0;
      aclr_int <= 1'b0;
   end
   else begin
      reset_synch_1 <= 1'b1;
      reset_synch_2 <= reset_synch_1;
      aclr_int <= reset_synch_2;
   end

// Asynchronous reset for output register=====
always @(posedge clk, posedge aclr_int)
   if (aclr_int)
      out <= 1'b0;
   else
      out <= d;
// Synchronous reset for input register=====
always @(posedge clk)
   if (reset_synch_2)
      a <= 1'b0;
   else
      a <= in;
// Naturally resetting registers=====
always @(posedge clk) begin
   b <= a;
   c <= b;
   d <= c;

end
 
PROCESS (clk, aclr) BEGIN
   IF (aclr = '1') THEN
      reset_synch_1 <= '0';
      reset_synch_2 <= '0';
      aclr_int <= '0';
   ELSIF rising_edge(clk) THEN
      reset_synch_1 <= '1';
      reset_synch_2 <= reset_synch_1;
      aclr_int <= reset_synch_2;
   END IF;
END PROCESS;

// Asynchronous reset for output register=====
PROCESS (clk, aclr_int) BEGIN
   IF (aclr_int = '1') THEN
      output <= '0';
   ELSIF rising_edge(clk) THEN
      output <= d;
   END IF;
END PROCESS;// Synchronous reset for input register=====
PROCESS (clk) BEGIN
   IF rising_edge(clk) THEN
      IF (reset_synch_2 = '1') THEN
         a <= '0';
      ELSE
         a <= input;
      END IF;
   END IF;
END PROCESS;// Naturally resetting registers=====
PROCESS (clk) BEGIN
   IF rising_edge(clk) THEN
      b <= a;
      c <= b;
      d <= c;
   END IF;
END PROCESS;
レベル 2 の表題