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1. インテル® Hyperflex™ HyperFlex FPGAアーキテクチャーの概要
2. インテル® Hyperflex™ アーキテクチャーRTLデザイン・ガイドライン
3. インテル® Hyperflex™ アーキテクチャー・デザインのコンパイル
4. デザイン例ウォークスルー
5. リタイミングの制限と対処方法
6. 最適化の例
7. インテル® Hyperflex™ アーキテクチャーの移植ガイドライン
8. 付録
9. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
10. インテル® Hyperflex™ アーキテクチャー高性能デザイン・ハンドブック
2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リード・モディファイ・ライトのメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三元加算器
5.2.1. Insufficient Registers
5.2.2. Short Path/Long Path
5.2.3. Fast Forwardの制限
5.2.4. ループ
5.2.5. クロックドメインごとに1つのクリティカル・チェイン
5.2.6. 関連するクロックグループのクリティカル・チェイン
5.2.7. 複雑なクリティカル・チェイン
5.2.8. 配置可能ノードの拡張
5.2.9. ドメイン境界エントリとドメイン境界出口
5.2.10. デュアル・クロック・メモリーを備えたクリティカル・チェイン
5.2.11. クリティカル・チェインビットとバス
5.2.12. ディレイライン
2.1.3. 独自にコンポーネントをコンパイルする
パフォーマンスのボトルネックを早期に特定して最適化するために、デザイン・サブコンポーネントをスタンド・アロン・エンティティーとしてコンパイルできます。個々のコンポーネントのコンパイルにより、システム全体のランタイムや複雑さを伴うことなく、コンポーネントを個別にテストおよび最適化できます。
各コンポーネントに必要な速度のマージンを設定します。たとえば、20％のタイミングマージンをターゲットにする場合、19.5％のマージンを持つコンポーネントは失敗します。コンポーネント・コンテキストに基づいてタイミングマージンの目標を設定します。たとえば、チップの半分を表す高レベルのコンポーネントに対して10％のタイミングマージンを許可できます。ただし、ルールが明示的でない場合、マージンが侵食される可能性があります。
Chip Plannerを使用して、システムレベルのビューを視覚化します。次のフロアプランでは、デバイスのロジックの5％（中央オレンジ）とM20Kブロックの25％（赤いストライプ）を使用するコンポーネントを示します。
図 3. チッププランナーのM20Kスプレッド
システム・レベル・ビューには、リソースの比率に関する警告は表示されません。しかし、重要なルーティング輻輳が明らかです。オレンジ色のメモリー・コントロール・ロジックは、大きな物理スパンにわたってファンアウトし、すべてのメモリーブロックに接続します。デザインはうまく機能しますが、無関係のロジックセルが介在領域を占有するときに苦労します。このブロックを再構成して、コントロール・ロジックを物理的に分散させると、より高度な問題が改善されます。