インテルのみ表示可能 — GUID: sam1403480201722
Ixiasoft
1.1. Arria 10デバイスの大きな強み
1.2. Arria 10の機能についての概要
1.3. Arria 10デバイスのバリアントおよびパッケージ
1.4. Arria 10デバイスの I/O バーティカル・マイグレーション
1.5. アダプティブ・ロジック・モジュール
1.6. 可変精度 DSP ブロック
1.7. エンベデッド・メモリー・ブロック
1.8. クロック・ネットワークと PLL クロックソース
1.9. FPGA 汎用 I/O
1.10. 外部メモリー・インターフェイス
1.11. PCIe Gen1、Gen2 と Gen3 ハード IP
1.12. Interlaken ならびに 10 Gbps イーサネット向けエンハンスト PCS ハード IP
1.13. 低消費電力シリアル・トランシーバー
1.14. ハード・プロセッサー・システムを備える SoC
1.15. ダイナミックおよびパーシャル・リコンフィグレーション
1.16. エンハンスト・コンフィグレーションとプロトコル経由のコンフィグレーション
1.17. SEUエラーの検出と修正
1.18. 消費電力マネジメント
1.19. インクリメンタル・コンパイル
1.20. 改訂履歴
インテルのみ表示可能 — GUID: sam1403480201722
Ixiasoft
1.13.1. トランシーバー・チャネル
すべてのトランシーバー・チャネルは、専用のフィジカル・メディア・アタッチメント(PMA)とハード化されたフィジカル・コーディング・サブレイヤー(PCS)を備えています。
- PMA は物理チャネルとの最初のインターフェイス機能を提供
- PCS は通常、データを FPGA コア・ファブリックに転送する前の、エンコードとデコード、ワード・アライメント、その他の前処理機能を扱う
トランシーバー・チャネルは、PMA ブロックと PCS ブロックから構成されています。大部分のトランシーバー・バンクは 6 チャネルを有します。3 チャネルしか含まないトランシーバー・バンクもあります。
高度にコンフィグレーション可能なクロック分配ネットワークを使用して、多種多様なボンディングあるいはノン・ボンディング・データ・レートをコンフィグレーションすることができます。最大 80 の独立したトランシーバー・データ・レートをコンフィグレーション可能です。
以下の図はシリコンダイの概念図であり、トランシーバーのフリップチップ・パッケージのリバース図に対応しています。異なるArria 10デバイスは図に示したものと異なるフロアプランを有します。
図 7. Arria 10 GX および GT デバイスのデバイスチップの概要
図 8. Arria 10 SX デバイスのデバイスチップの概要