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Ixiasoft
1.1. Arria 10デバイスの大きな強み
1.2. Arria 10の機能についての概要
1.3. Arria 10デバイスのバリアントおよびパッケージ
1.4. Arria 10デバイスの I/O バーティカル・マイグレーション
1.5. アダプティブ・ロジック・モジュール
1.6. 可変精度 DSP ブロック
1.7. エンベデッド・メモリー・ブロック
1.8. クロック・ネットワークと PLL クロックソース
1.9. FPGA 汎用 I/O
1.10. 外部メモリー・インターフェイス
1.11. PCIe Gen1、Gen2 と Gen3 ハード IP
1.12. Interlaken ならびに 10 Gbps イーサネット向けエンハンスト PCS ハード IP
1.13. 低消費電力シリアル・トランシーバー
1.14. ハード・プロセッサー・システムを備える SoC
1.15. ダイナミックおよびパーシャル・リコンフィグレーション
1.16. エンハンスト・コンフィグレーションとプロトコル経由のコンフィグレーション
1.17. SEUエラーの検出と修正
1.18. 消費電力マネジメント
1.19. インクリメンタル・コンパイル
1.20. 改訂履歴
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1.11. PCIe Gen1、Gen2 と Gen3 ハード IP
Arria 10デバイスは、高性能かつ使いやすくデザインされた PCIe ハード IP を含みます。
- PCIe スタックのすべての層を含む—トランザクション層、データリンク層、物理層
- PCIe Gen3、Gen2、Gen1 のエンドポイントとルートポートを、x1、x2、x4、x8 レーンの設定でサポート
- コアロジックから独立した動作—オプションの CvP(Configuration via Protocol)により、Arria 10デバイスが FPGA の残りの部分のためにプログラミング・ファイルのロードを完了させる間に、PCIe リンクが100ms以内にリンク・トレーニングを起動し完了させることが可能
- シングルルート I/O 仮想化(SR-IOV)のような新しい機能やオプションのプロトコル拡張のサポートを容易にする機能性を追加
- ECC を用いた改良版エンド・ツー・エンド・データパス保護の提供
- Gen1、Gen2、または Gen3 の速度で PCIe を用いる FPGA (Configuration via Protocol)のサポート
関連情報