Arria® 10 デバイスの概要 　　　

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ID 683332
日付 10/31/2016
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ドキュメント目次
ドキュメント目次 x
1. Arria 10 デバイスの概要
1. Arria 10 デバイスの概要 x
1.1. Arria 10デバイスの大きな強み 1.2. Arria 10の機能についての概要 1.3. Arria 10デバイスのバリアントおよびパッケージ 1.4. Arria 10デバイスの I/O バーティカル・マイグレーション 1.5. アダプティブ・ロジック・モジュール 1.6. 可変精度 DSP ブロック 1.7. エンベデッド・メモリー・ブロック 1.8. クロック・ネットワークと PLL クロックソース 1.9. FPGA 汎用 I/O 1.10. 外部メモリー・インターフェイス 1.11. PCIe Gen1、Gen2 と Gen3 ハード IP 1.12. Interlaken ならびに 10 Gbps イーサネット向けエンハンスト PCS ハード IP 1.13. 低消費電力シリアル・トランシーバー 1.14. ハード・プロセッサー・システムを備える SoC 1.15. ダイナミックおよびパーシャル・リコンフィグレーション 1.16. エンハンスト・コンフィグレーションとプロトコル経由のコンフィグレーション 1.17. SEUエラーの検出と修正 1.18. 消費電力マネジメント 1.19. インクリメンタル・コンパイル 1.20. 改訂履歴
1.3. Arria 10デバイスのバリアントおよびパッケージ x
1.3.1. Arria 10 GX 1.3.2. Arria 10 GT 1.3.3. Arria 10 SX
1.3.1. Arria 10 GX x
1.3.1.1. 使用可能なオプション 1.3.1.2. 最大リソース 1.3.1.3. パッケージプラン
1.3.2. Arria 10 GT x
1.3.2.1. 使用可能なオプション 1.3.2.2. 最大リソース 1.3.2.3. パッケージプラン
1.3.3. Arria 10 SX x
1.3.3.1. 使用可能なオプション 1.3.3.2. 最大リソース 1.3.3.3. パッケージプラン
1.4. Arria 10デバイスの I/O バーティカル・マイグレーション x
1.4.1. Arria 10とStratix 10デバイスとの間の移行
1.7. エンベデッド・メモリー・ブロック x
1.7.1. エンベデッド・メモリーのタイプ 1.7.2. Arria 10デバイスのエンベデッド・メモリー容量 1.7.3. シングルポート・モード向けのエンベデッド・メモリー・コンフィグレーション
1.8. クロック・ネットワークと PLL クロックソース x
1.8.1. フラクショナル合成 PLL と I/O PLL
1.10. 外部メモリー・インターフェイス x
1.10.1. Arria 10 デバイスでサポートされるメモリー規格
1.12. Interlaken ならびに 10 Gbps イーサネット向けエンハンスト PCS ハード IP x
1.12.1. Interlaken のサポート 1.12.2. 1G/10 Gbps イーサネットのサポート
1.13. 低消費電力シリアル・トランシーバー x
1.13.1. トランシーバー・チャネル 1.13.2. PMA の機能 1.13.3. PCS の機能
1.13.3. PCS の機能 x
1.13.3.1. PCS プロトコルのサポート
1.14. ハード・プロセッサー・システムを備える SoC x
1.14.1. 20nm HPS の大きな強み 1.14.2. HPS の機能 1.14.3. FPGA のコンフィグレーションとプロセッサーのブート 1.14.4. ハードウェアおよびソフトウェア開発
1.14.2. HPS の機能 x
1.14.2.1. システム・ペリフェラルとデバッグ・アクセス・ポート 1.14.2.2. HPS–FPGA AXI ブリッジ 1.14.2.3. HPS SDRAM コントローラー・サブシステム
1.15. ダイナミックおよびパーシャル・リコンフィグレーション x
1.15.1. ダイナミック・リコンフィグレーション 1.15.2. パーシャル・リコンフィグレーション
1. Arria 10 デバイスの概要

1.1. Arria 10デバイスの大きな強み

表 2.   Arria 10デバイスファミリーの大きな強み

強み

サポートしている機能
強化されたコア・アーキテクチャー
  • TSMC の20nmプロセス・テクノロジーにより構築
  • 前世代のミッドレンジ FPGA を 60% 上回る性能
  • 前世代で最速の FPGA を 15% 上回る性能
高帯域幅の内臓トランシーバー
  • 最大 25.8 ギガビット毎秒（Gbps）の短距離レート
  • 最大17.4 Gbpsのバックプレーン容量
  • 10GBASE-KR と 40GBASE-KR4 の順方向誤り訂正（FEC）を内蔵
ロジック集積とハード IP ブロックの向上
  • 8 入力アダプティブ・ロジック・モジュール（ALM）
  • 最大65.6 メガビット（Mb）のエンベデッド・メモリー
  • 可変精度デジタル信号処理（DSP）ブロック
  • フラクショナル合成フェーズロック・ループ（PLL）
  • ハード PCI Express Gen3 IP ブロック
  • 最高毎秒 2,666 メガビット（Mbps）のハードメモリー・コントローラーと PHY
ARM® Cortex™-A9 MPCore プロセッサーを内蔵した次世代ハード・プロセッサー・システム（HPS）
  • 1 つのArria 10システム・オン・チップ（SoC）で密接に結合されたデュアルコア ARM Cortex-A9 MPCore プロセッサー、ハード IP と FPGA
  • プロセッサーと FPGA ファブリック間で、128 Gbpsを超えるピーク帯域幅と統一されたデータ・コヒーレンシーをサポート
高度な省電力化
  • 高度な省電力機能の包括的なセット
  • MultiTrack 配線とコア・アーキテクチャーの消費電力を最適化
  • 前世代のミッドレンジ FPGA と比較して最大で 40％ 低い消費電力
  • 前世代のハイエンド FPGA と比較して最大で 60% 低い消費電力
レベル 2 の表題