1.1. Arria 10デバイスの大きな強み
1.2. Arria 10の機能についての概要
1.3. Arria 10デバイスのバリアントおよびパッケージ
1.4. Arria 10デバイスの I/O バーティカル・マイグレーション
1.5. アダプティブ・ロジック・モジュール
1.6. 可変精度 DSP ブロック
1.7. エンベデッド・メモリー・ブロック
1.8. クロック・ネットワークと PLL クロックソース
1.9. FPGA 汎用 I/O
1.10. 外部メモリー・インターフェイス
1.11. PCIe Gen1、Gen2 と Gen3 ハード IP
1.12. Interlaken ならびに 10 Gbps イーサネット向けエンハンスト PCS ハード IP
1.13. 低消費電力シリアル・トランシーバー
1.14. ハード・プロセッサー・システムを備える SoC
1.15. ダイナミックおよびパーシャル・リコンフィグレーション
1.16. エンハンスト・コンフィグレーションとプロトコル経由のコンフィグレーション
1.17. SEUエラーの検出と修正
1.18. 消費電力マネジメント
1.19. インクリメンタル・コンパイル
1.20. 改訂履歴
1.14.2.3. HPS SDRAM コントローラー・サブシステム
HPS SDRAM コントローラー・サブシステムには、FPGA ファブリック（FPGA-HPS SDRAM インターフェイスを経由）、 レベル 2（L2）キャッシュ、およびレベル 3（L3）システム・インタコネクト間で共有されるマルチポート SDRAM コントローラーと DDR PHY が含まれています。FPGA-HPS SDRAM インターフェイスは、AMBA AXIおよびAvalon® Memory-Mapped（Avalon-MM）インターフェイス規格をサポートし、FPGA ファブリックに実装されたマスタによるアクセスのために最大 6 つの独立したポートを提供します。
HPS SDRAM コントローラーは、最大 3 つのマスター（コマンドポート）、3 つの 64 ビットの読み出しデータポートと、3 つの 64 ビットの書き込みデータポートをサポートします。
メモリーのパフォーマンスを最大にするために、SDRAM コントローラー・サブシステムは、コマンドとデータのリオーダリング、エージングを伴う不足ラウンド・ロビン・アービトレーション、および高優先度のバイパス機能をサポートしています。