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1.1. Arria 10デバイスの大きな強み
1.2. Arria 10の機能についての概要
1.3. Arria 10デバイスのバリアントおよびパッケージ
1.4. Arria 10デバイスの I/O バーティカル・マイグレーション
1.5. アダプティブ・ロジック・モジュール
1.6. 可変精度 DSP ブロック
1.7. エンベデッド・メモリー・ブロック
1.8. クロック・ネットワークと PLL クロックソース
1.9. FPGA 汎用 I/O
1.10. 外部メモリー・インターフェイス
1.11. PCIe Gen1、Gen2 と Gen3 ハード IP
1.12. Interlaken ならびに 10 Gbps イーサネット向けエンハンスト PCS ハード IP
1.13. 低消費電力シリアル・トランシーバー
1.14. ハード・プロセッサー・システムを備える SoC
1.15. ダイナミックおよびパーシャル・リコンフィグレーション
1.16. エンハンスト・コンフィグレーションとプロトコル経由のコンフィグレーション
1.17. SEUエラーの検出と修正
1.18. 消費電力マネジメント
1.19. インクリメンタル・コンパイル
1.20. 改訂履歴
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1.14.2.2. HPS–FPGA AXI ブリッジ
AMBA®(Advanced Microcontroller Bus Architecture) AXI™(Advanced eXtensible Interface)仕様をサポートする HPS–FPGA ブリッジは、以下のブリッジから構成されています。
- FPGA-HPSAXI ブリッジ—FPGA ファブリックによる HPS のスレーブへのトランザクション発行を可能にする、32 ビット、64 ビットと128 ビットのデータ幅をサポートする高性能バス
- HPS-FPGAAvalon/AMBA AXI ブリッジ—HPS による FPGA ファブリックのスレーブへのトランザクション発行を可能にする、32 ビット、64 ビットと128 ビットのデータ幅をサポートする高性能バス
- 軽量HPS-FPGA AXI ブリッジ—HPS による FPGA ファブリックのスレーブへのトランザクション発行を可能にする、低レイテンシ32 ビット幅バス。主に FPGA ファブリックのペリフェラルへアクセスする CSR(control and status register)用に使用されるブリッジ
HPS–FPGA AXI ブリッジにより、FPGA ファブリックのマスターが HPS ロジックのスレーブと交信すること、あるいはその逆が可能です。例えばHPS-FPGA AXI ブリッジにより、FPGA ファブリックでインスタンス化されたメモリーを HPS の一方または両方のマイクロプロセッサーと共有することが可能になり、FPGA-HPS AXI ブリッジにより、FPGA ファブリックのロジックが HPS のメモリーおよびペリフェラルにアクセスすることが可能になります。
また、各 HPS–FPGA ブリッジは、FPGA ファブリックと HPS の間で転送されるデータの非同期クロック・クロッシングも提供します。