1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
16.1. Clocked Video Output IPについて
Clocked Video Output Intel FPGA IPは、AXI4-SライトまたはAXI4-Sフル・ビデオ・バスからのピクセルデータを、リファレンスAXI4-Sフルラスター・ストリームからのリアルタイム・ビデオ信号とマージします。出力はAXI4-Sフルラスター・バスで、Intel Interconnect IPに直接接続できます。
別のIPでは、リファレンスAXI4-Sフルラスター・ストリームを提供できます。または、エンベデッドされたVideo Timing Generator Intel FPGA IPによって、リファレンス・ストリームを生成できます。
2番目の入力フォールバック
このIPでは、オプションの2番目のAXI4-S Video Streaming入力を提供します。プライマリー入力ストリームに障害が発生した場合、IPは2番目の入力を使用するように自動的に変更されます。2番目の入力も失敗するか、または使用されない場合、IPは黒を生成します。黒の正確なピクセル値はビルド時に、またランタイム時にプロセッサー・インターフェイスを介してコンフィグレーションできます。
デフォルトでは、プライマリー・ビデオ入力がタイミング・リファレンスに再ロックされると、IPは次のフレームの開始時に自動的にプライマリー・ビデオ入力に戻ります。ただし、プロセッサー・インターフェイスを介してデフォルトの動作を変更できます。プロセッサー・インターフェイスを使用すると、IPがテストパターン入力からビデオ入力に戻るタイミングを手動で制御できます。IPにメインビデオ入力、テストパターン入力、または黒のいずれかを強制的に選択させることができます。
並列サポートのピクセル
IPは、1から8の任意の数の並列ピクセルをサポートします。ラスター次元には、並列ピクセル数に制限がありません。ラスター幅は並列ピクセルの整数倍である必要はありません。
ピクセル入力ステージには、AXI4-SライトまたはAXI4-SフルストリームをAXI4-Sフルラスター・ストリームとアライメントするためのバレルシフトが含まれています。