1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
10.1. Bits per Color Sample Adapter IPについて
Intel FPGA Streaming Videoプロトコルでは、各カラーサンプルを表す最大ビット数に合わせて各インターフェイスをコンフィグレーションする必要があります。この設定により、tdata バスの幅が決まります。Bits per Color Sample Adapter IPを使用すると、カラーサンプルあたりのビット数が異なる設定で2つのインターフェイスを接続できます。
カラーサンプルあたりの入力ビットがカラーサンプルあたりの出力ビットよりも小さい場合、IPは tdata バスのLSB端に必要な数のビットを追加します。IPはこれらの追加ビットを0に固定します。カラーサンプルあたりの入力ビットがカラーサンプルあたりの出力ビットより大きい場合、IPは各カラーサンプルのLSB端から必要な数のビットをクリップします。
Intel FPGA Streaming Videoインターフェイス・プロトコルのライトバリアントで使用するようにIPをコンフィグレーションすると、FPGAリソースは消費されません。これは、クリップおよびパッドの動作にFPGAリソースが必要ないためです。ただし、プロトコルのフルバリアントで使用するようにIPをコンフィグレーションする場合、クリップとパッドの動作が非ビデオパケット内のデータに影響を与えないようにするために、少量の追加ロジックが必要になります。このプロトコルのフルバリアントには画像情報パケットが含まれており、これらのパケットには、現在のビデオストリームで各カラープレーンのビットのうち何ビットがアクティブであるかを示すフィールドが含まれています。入力でのカラーサンプル値あたりの低い入力ビットから出力での高い値に変換する場合、ピクセルデータは変更されないため、IPはこのフィールドを変更しません。ただし、高い入力ビット/カラーサンプル値から低い出力ビット/カラーサンプル値に変換する場合に、出力でサポートされている最大カラー/ビット数を超える値を示している際は、アクティブなカラー・サンプル・フィールドのビット数を変更する必要があります。