Quartus Primeデザイン・スイート・アップデート・リリース・ノート

ID 683328
日付 8/01/2016
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Ixiasoft

ドキュメント目次

1.2.4. DSP Builderアドバンスト・ブロックセット

  • DSPBA生成のVHDLに影響する問題点を修正しました。この修正以前に、VHDLデザインに符号混在の乗算があった場合、DSPブロックROMに格納されたUNSIGNEDの定数がSIGNEDとして格納され、不正な乗算結果となりました。

    この問題点は、DSPBA生成のVerilogには影響しません。