AN 826: インテル® Stratix® 10 GX FPGA開発ボードに向けた階層的なパーシャル・リコンフィグレーションのチュートリアル
ID
683327
日付
9/24/2018
Public
手順 6: リビジョンを作成する
PRデザインフローは、 インテル® Quartus® Prime開発ソフトウェアのプロジェクト・リビジョン機能を使用します。最初のデザインのベースリビジョンで、FPGA上の静的領域境界とリコンフィグレーションが可能な領域を定義します。
ベースリビジョンを基に、複数のリビジョンを作成します。このようなリビジョンには、PR領域に向けたさまざまな実装が含まれています。ただし、すべてのPR実装リビジョンでは、ベースリビジョンからの同じトップレベルの配置配線結果が使用されます。
PRデザインをコンパイルするには、各ペルソナに対してPR実装リビジョンを作成する必要があります。さらに、リビジョンごとにリビジョンタイプを割り当てる必要があります。次のリビジョンタイプがあります。
- パーシャル・リコンフィグレーション - ベース
- パーシャル・リコンフィグレーション - ペルソナ実装
注: 現行バージョンの インテル® Quartus® Prime プロ・エディションソフトウェアで新しく導入されたこの簡略化されたPRフローは、追加のPRペルソナに対する別個の構成および実装のリビジョンが不要です。
次の表に、各リビジョンのリビジョン名とリビジョンタイプを示します。
| リビジョン名 | リビジョンタイプ |
|---|---|
| blinking_led.qsf | パーシャル・リコンフィグレーション - ベース |
| hpr_child_default.qsf | パーシャル・リコンフィグレーション - ペルソナ実装 |
| hpr_child_slow.qsf | パーシャル・リコンフィグレーション - ペルソナ実装 |
| hpr_child_empty.qsf | パーシャル・リコンフィグレーション - ペルソナ実装 |
| hpr_parent_slow_child_default.qsf | パーシャル・リコンフィグレーション - ペルソナ実装 |
| hpr_parent_slow_child_slow.qsf | パーシャル・リコンフィグレーション - ペルソナ実装 |
| リビジョン名 | 親ペルソナの動作 | 子ペルソナの動作 |
|---|---|---|
| hpr_child_default.qsf | 高速で点滅 | 高速で点滅 |
| hpr_child_slow.qsf | 高速で点滅 | 低速で点滅 |
| hpr_child_empty.qsf | 高速で点滅 | 点滅なし (常時点灯) |
| hpr_parent_slow_child_default.qsf | 低速で点滅 | 高速で点滅 |
| hpr_parent_slow_child_slow.qsf | 低速で点滅 | 高速で点滅 |