AN 556: インテルFPGAにおけるデザイン・セキュリティー機能の使用

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ID 683269
日付 11/12/2019
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ドキュメント目次
ドキュメント目次 x
インテル® FPGAにおけるデザイン・セキュリティー機能の使用
インテル® FPGAにおけるデザイン・セキュリティー機能の使用 x
デザイン・セキュリティー機能の概要 ハードウェアおよびソフトウェア要件 安全なコンフィグレーション・フローの実装手順 改ざん防止ビット・プログラミングのイネーブルの手順 サポートされているコンフィグレーション・スキーム セキュリティー・モードの検証 暗号化機能がイネーブルされたシリアル・フラッシュ・ローダーのサポート 単一のFPGAデバイスチェーンに対して暗号化がイネーブルされたシリアル・フラッシュ・ローダーのサポート 28nmおよび20nm FPGAのJTAGセキュアモード AN 556の改訂履歴: インテル FPGAにおけるデザイン・セキュリティー機能の使用
デザイン・セキュリティー機能の概要 x
セキュリティー暗号化アルゴリズム 不揮発性および揮発性キーのストレージ キー・プログラミング インテルArria 10およびインテルCyclone 10 GX Qcryptセキュリティー・ツール
インテルArria 10およびインテルCyclone 10 GX Qcryptセキュリティー・ツール x
Qcryptツールの使用 Qcryptツールのオプション Qcryptツール・セキュリティー・オプションのセキュリティー・レベル
ハードウェアおよびソフトウェア要件 x
ハードウェア要件 ソフトウェア要件
安全なコンフィグレーション・フローの実装手順 x
ステップ1： .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化 ステップ2a: 揮発性キーのFPGAへのプログラム ステップ2b: 不揮発性キーのFPGAへのプログラム 暗号化されたコンフィグレーション・データを使用した40nm、28nmまたは20nm FPGAのコンフィグレーション
ステップ1： .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化 x
インテル® Quartus® Prime開発ソフトウェアを使用したシングルデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化 インテル® Quartus® Prime開発ソフトウェアのコマンドライン・インターフェイスを使用したシングルデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化 インテル® Quartus® Prime開発ソフトウェアを使用したマルチデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化
ステップ2b: 不揮発性キーのFPGAへのプログラム x
および インテル® Quartus® Prime開発ソフトウェアを使用した揮発性および不揮発性キーのプログラミング インテル® Quartus® Prime開発ソフトウェアを使用したシングルデバイスの揮発性または不揮発性キーのプログラミング インテル® Quartus® Prime開発ソフトウェアのコマンドライン・インターフェイスを使用したシングルデバイスの揮発性または不揮発性キーのプログラミング インテル® Quartus® Prime開発ソフトウェアを使用したマルチデバイスの揮発性または不揮発性キーのプログラミング インテル® Quartus® Prime開発ソフトウェアのコマンドライン・インターフェイスを使用したマルチデバイスの揮発性または不揮発性キーのプログラミング JTAG Technologiesを使用したキー・プログラミング
セキュリティー・モードの検証 x
JTAGセキュアモードでの検証
28nmおよび20nm FPGAのJTAGセキュアモード x
内部JTAGインターフェイス JTAGセキュアモードのデザイン例
JTAGセキュアモードのデザイン例 x
デザイン例の インテル® Quartus® Primeデザイン・コンポーネント LOCKおよびUNLOCK JTAG命令 JTAGセキュアモードの検証
インテル® FPGAにおけるデザイン・セキュリティー機能の使用

AN 556の改訂履歴: インテル FPGAにおけるデザイン・セキュリティー機能の使用

ドキュメント・バージョン 変更内容
2019.11.12 キー・プログラミングの項を次のとおり更新しました。
  • インテル®FPGAダウンロード・ケーブルIIの脚注を更新しました。
  • 注記を追加し、他のサードパーティー製の不揮発性キーのプログラミングの場合、JTAG TCK パルス幅 (期間) を規制して適切なポリフューズ・プログラミングを行う必要があることを示しました。
2018.12.11 インテル® Quartus® Prime開発ソフトウェアを使用したシングルデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化の項を更新して、重要ファイルの例を修正しました。
2018.06.15
  • デザイン・セキュリティー機能の概要の項の説明を更新しました。
  • 40nmおよび28nm FPGAデザインのセキュリティー手法の表の説明を更新しました。
  • 揮発性キーと不揮発性キーの比較の表のデザイン保護オプションに関する説明を削除しました。
  • キー・プログラミング方法の表の インテル®FPGAパラレル・ポート・ケーブルに関する注記を削除しました。
  • Qcryptツールの基本オプションの表の --decrypt に関する説明を更新しました。
  • 安全なコンフィグレーション・フローの実装手順の項のスタンドアロンQcryptツールを使用した.rbf の暗号化に関する情報を更新しました。
  • インテル® Quartus® Prime開発ソフトウェアを使用したシングルデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化の項にステップを追加しました。
  • 改ざん防止ビット・プログラミングのイネーブルの手順の項を追加しました。
  • 各コンフィグレーション・スキームに対するデザイン・セキュリティーのサポートの表にあるPSおよびJTAGコンフィグレーション手法を更新しました。
  • セキュリティー・モードの検証の項で参考例への説明を追加しました。
  • 内部および外部JTAGインターフェイスの接続の図を更新しました。
  • ユーザーロジックの入力ポートと出力ポートの表で、 jtag_core_en_out 、 tck_out 、 tdi_out 、および tms_out ポートの機能を修正しました。
  • インテルへのブランド変更に従って、次のIPコア名を変更しました。
    • Intel FPGA Parallel Flash Loader IPコアの名前をParallel Flash Loader Intel FPGA IPコアに変更しました。
    • Intel FPGA Serial Flash Loader IPコアの名前をSerial Flash Loader Intel FPGA IPコアに変更しました。
日付 バージョン 変更内容
2017年12月 2017.12.18
  • インテルCyclone 10 GXデバイスファミリーのサポートを追加しました。
  • 「キー・プログラミングの仕様」を更新しました。 TCK 期間の揮発性および不揮発性キーを更新しました。
  • 「20nm FPGAのセキュリティー・モードの検証」の表を更新しました。ビット11および13の脚注を追加して、これらのビットがインテルCyclone 10 GXデバイスに適用されないことを明確にしました。
  • 最新のインテルブランド規格に更新しました。
  • Qcryptツールのセキュリティー・オプションの表の --lockto=<FILE_NAME.qlk> セキュリティー・オプションの説明を更新しました。
  • ドキュメント全体への軽微なテキストの変更を行いました。
2016年6月 2016.06.01
  • Arria 10 Qcryptツールの情報を追加しました。
  • 改ざん防止ビットとJTAGセキュアに関する情報 (20nm FPGAで個別にイネーブル可能) を追加しました。
  • 20nm FPGAのソフトウェア要件を追加しました。
  • インテル® Quartus® Prime開発ソフトウェアを使用したシングルデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化の項で20nm FPGAに関する2つのステップを追加しました。
  • 20nm FPGAのJTAGセキュア検証方法を追加しました。
  • EXTEST_PULSE、EXTEST_TRAIN、KEY_VERIFYに関する注記（JTAGセキュアモード中のJTAG命令の使用が可能）を追加しました。
  • Arria 10のJTAGアトムを更新しました。
  • 20nm FPGAのデザイン・セキュリティー手法についての注記を追加しました。
  • 暗号化と圧縮についての注記（20nm FPGAで同時に使用は不可）を追加しました。
  • 20nm FPGAの TCK 期間の不揮発性キーの仕様を更新しました。
  • USB-Blasterの20nm FPGAの揮発性および不揮発性キーに対するサポートに関する注記が追加されました。
2015年11月 2015.11.02
  • 注記 (ユーザーはEthernetBlaster IIのTCK速度を必要なTCK期間に設定する必要があること) を追加し、「EthernetBlaster II Communications Cableユーザーガイド」のリンクを追加しました。
  • Quartus IIのインスタンスをQuartus Primeに変更しました。
2015年6月 2015.06.15 JTAGセキュアモードのデザイン例へのリンクを追加しました。
2015年5月 2015.05.04 .keyファイルの例の合計文字数を修正しました。
2015年1月 2015.01..23
  • 20nm FPGA (Arria 10) のサポートを追加しました。
  • 20nmのJAMファイルの例を追加しました。
  • 20nmのセキュリティー・モードの検証の表を追加しました。
  • Arria 10のJTAG WYSIWYGアトムを追加しました。
  • アルテラFPGAのAESモードを追加しました。
2014年12月 2014.12.15 不揮発性セキュリティー・キー・プログラミングのUSB-Blaster IIサポートを追加しました。
2014年9月 2014.09.30
  • 「Quartus IIソフトウェアを使用したシングルデバイス .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化」で .keyファイルの例を追加しました。
  • V CCBAT電圧ガイドラインを削除し、「ハードウェア要件」の値を更新したデバイスファミリーのピン接続ガイドラインのリンクを追加しました。
  • 「28nm FPGAのセキュリティー・モード検証」に改ざん防止機能を持つモードに関する注記を追加しました。
  • 「JTAGセキュアモードでの検証」のサブセクションをJTAGセキュアモード中の改ざん防止設定に追加しました。
2014年5月 2014.05.19 不揮発性および揮発性キーのストレージの項を更新して、有効なMSELピン設定の使用に関する情報を含めました。
2013年6月 2013.06.19
  • 「FPGAのデザイン・セキュリティー手法」の表を更新して、追加のデザイン・セキュリティー機能を含めました。
  • 「不揮発性および揮発性キーストレージ」の項を更新して、不揮発性および揮発性キーストレージの詳細を含めました。
  • 「キー・プログラミング」の項を更新して、System Generalプログラミング・ツールを使用した28nmおよび40nmの両方のFPGAのサポートを含めました。
  • 「ハードウェア要件」の項を更新して、「キー・プログラミングの仕様」の表を更新しました。
  • 「安全なコンフィグレーション・フローの実装手順」を更新しました。
  • 「ステップ1: .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化」、「ステップ2a: 揮発性キーのFPGAへのプログラム」、および「ステップ2b: 揮発性キーのFPGAへのプログラム」の項を更新しました。
  • 「Quartus IIソフトウェアを使用したシングルデバイスの .ekpファイルの生成およびコンフィグレーション・ファイルの暗号化方法」を更新し、28nmおよび40nm FPGAの暗号化キーに関する情報を含めました。
  • 「セキュリティー・モードの検証」の項を更新して、28nmおよび40nm FPGAのセキュリティー・モードとそれに関連するビット値を更新しました。
  • 「28nm FPGAのJTAGセキュアモード」の項を更新し、必須および非必須JTAG命令、内部JTAGインターフェイスと外部JTAGインターフェイス、WYSIWYGアトムの機能、およびJTAGセキュアモードのデザイン例に関する詳細を含めました。
  • すべてのトピック内のすべてのリンクを「関連情報」の項に移動し、簡単に参照できるようにしました。
2012年6月 2.1
  • 表1および表3を更新しました。
  • .ekpファイル検証エラー情報を更新しました。
  • 「ハードウェア要件」の項を更新しました。
2011年6月 2.0
  • Quartus IIソフトウェア・バージョン11.0リリース用にアプリケーション・ノートを更新しました。
  • 特定のデバイス名を40nmまたは28nm FPGAに変更しました。
  • 「セキュリティー・モードの検証」および「28nm FPGAのJTAGセキュアモード」の項を追加しました。
  • 表1を追加しました。
  • 表5を追加しました。
  • 例3、例4、および例5を追加しました。
  • 図1を更新しました。
  • 軽微なテキストの編集を行いました。
2009年6月 1.1
  • 1ページの「はじめに」を更新しました。
  • 2ページの「デザイン・セキュリティー機能の概要」を更新しました。
  • 2ページの「セキュリティー暗号化アルゴリズム」を更新しました。
  • 3ページの「不揮発性および揮発性キーストレージ」を更新しました。
  • 4ページの表2の注記3を更新しました。
  • 4ページの「ハードウェアおよびソフトウェア要件」を更新しました。
  • 5ページの表3の注記1を更新しました。
  • 5ページの「安全なコンフィグレーション・フローの実装手順」を更新しました。
  • 17ページの「ステップ2a: 揮発性キーのArria II GXまたはStratix IVデバイスへのプログラム」を更新しました。
  • 18ページの「ステップ2b: 不揮発性キーのArria II GXまたはStratix IVデバイスへのプログラム」を更新しました。
  • 24ページの「ステップ3：暗号化されたコンフィグレーション・データによるArria II GXまたはStratix IVデバイスのコンフィグレーション」を更新しました。
  • 28ページの表3を追加しました。
  • 6ページの表1および29ページの図26を更新しました。
2009年3月 1.0 初版
レベル 2 の表題