AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドライン

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ID 683262
日付 3/12/2019
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ドキュメント目次
ドキュメント目次 x
1. はじめに 2. 56G PAM4チャネルのプラットフォーム・デザイン方法 3. AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドラインの文書改訂履歴
2. 56G PAM4チャネルのプラットフォーム・デザイン方法 x
2.1. インテル® Stratix® 10 Eタイル・トランシーバー・チャネル使用モード 2.2. インテル® Stratix® 10 Eタイル・シグナリング - PAM4とNRZ (PAM2) 2.3. PCBデザインフロー
2.3. PCBデザインフロー x
2.3.1. 56 Gbps PAM4規格のデザインターゲット 2.3.2. PCB材料およびスタックアップ・デザイン 2.3.3. FPGA PCBデザイン 2.3.4. PCBレイアウト前シミュレーション・フェーズ 2.3.5. PCBレイアウト後シミュレーション・フェーズ
2.3.2. PCB材料およびスタックアップ・デザイン x
2.3.2.1. 挿入損失 2.3.2.2. リターン損失 2.3.2.3. パッケージ損失およびクロストーク 2.3.2.4. PCBビアのデザイン 2.3.2.5. PCBコネクター 2.3.2.6. PCBデザインにおけるケーブルの使用
2.3.3. FPGA PCBデザイン x
2.3.3.1. FPGA PCBブレークアウト・デザインおよびリファレンス 2.3.3.2. 差動ペアのP/Nデスキュー方法 2.3.3.3. クロストーク - 差動ペアのNEXTおよびFEXT
1. はじめに
2. 56G PAM4チャネルのプラットフォーム・デザイン方法
3. AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドラインの文書改訂履歴

2.3.2.2. リターン損失

PCBトレースインピーダンスを最適化して、リターンロスの改善または信号反射の削減を達成してください。 RLパフォーマンスの向上のためにPCBインピーダンスZ0値を決定する要因は次のとおりです。

  • エンドツーエンド・チャネルの要素 :
    • デバイスパッケージ
    • PCBビア
    • コネクター
    • ケーブル
    • DCブロックキャップ (存在する場合)
  • PCBスタックアップおよび誘電体材料と銅材料

PCBインピーダンスZ0の選択によってインピーダンス変動 (不連続性) を最小にすることは、チャネルの他のすべての要素と合わせて、チャネルの一端から他端に信号を転送しながら信号の反射を最小限に抑えるための鍵となります。

次の図で示しているのは、PCBトレース・インピーダンスの最適化の例です。青色から赤色のパフォーマンス曲線 (両端での挿入損失、リターン損失、時間領域反射率測定 (TDR)) から、インピーダンス変動の減少は、最終的にはリターン損失の改善につながるようです。

図 7. PCBトレース・インピーダンス最適化の例
レベル 2 の表題