AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドライン

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ID 683262
日付 3/12/2019
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ドキュメント目次
ドキュメント目次 x
1. はじめに 2. 56G PAM4チャネルのプラットフォーム・デザイン方法 3. AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドラインの文書改訂履歴
2. 56G PAM4チャネルのプラットフォーム・デザイン方法 x
2.1. インテル® Stratix® 10 Eタイル・トランシーバー・チャネル使用モード 2.2. インテル® Stratix® 10 Eタイル・シグナリング - PAM4とNRZ (PAM2) 2.3. PCBデザインフロー
2.3. PCBデザインフロー x
2.3.1. 56 Gbps PAM4規格のデザインターゲット 2.3.2. PCB材料およびスタックアップ・デザイン 2.3.3. FPGA PCBデザイン 2.3.4. PCBレイアウト前シミュレーション・フェーズ 2.3.5. PCBレイアウト後シミュレーション・フェーズ
2.3.2. PCB材料およびスタックアップ・デザイン x
2.3.2.1. 挿入損失 2.3.2.2. リターン損失 2.3.2.3. パッケージ損失およびクロストーク 2.3.2.4. PCBビアのデザイン 2.3.2.5. PCBコネクター 2.3.2.6. PCBデザインにおけるケーブルの使用
2.3.3. FPGA PCBデザイン x
2.3.3.1. FPGA PCBブレークアウト・デザインおよびリファレンス 2.3.3.2. 差動ペアのP/Nデスキュー方法 2.3.3.3. クロストーク - 差動ペアのNEXTおよびFEXT
1. はじめに
2. 56G PAM4チャネルのプラットフォーム・デザイン方法
3. AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドラインの文書改訂履歴

2.3.4. PCBレイアウト前シミュレーション・フェーズ

レイアウト前シミュレーションは、PCBデザインの予備フェーズです。このリンク・シミュレーションでは、PCB上のチャネルをモデル化し、次の項目をカバーする必要があります。
  • チャネル・インピーダンス・コーナー・スイープ
  • チャネル長/損失スイープ
  • チャネル動作マージン (COM) シミュレーションが失敗した場合、材料とスタックアップの調整が必要です。
  • COMシミュレーションから最適化されたTX EQを記録します。

COM (チャネル動作マージン - IEEE802.3cd/bs)

COMは最初にIEEE802.3cdで公開されます。

  • 規定チャネル・コンプライアンスは、指定されたマージンを使用したCOM計算によります。
  • IEEE802.3cd/bs仕様とCOMは、このドキュメントの公開日時点ではまだ完全には確定していません。
  • チャネルのIEEE802.3cd/bsコンプライアンス・チェックは必須です。これは、タッチストーン形式の散乱パラメーターまたはSパラメーターによるチャネルのコンプライアンスを迅速に確認する方法です。
  • 最適化されたTX FFE c(-2)、c(-1)、およびc(1) を使用して、TX EQ設定の「開始地点」としてIBIS-AMIシミュレーションを支援することができます。この設定のベースとなる変換テーブルは、EタイルIBIS-AMIモデルのユーザーガイドに掲載されています。 (EタイルTX FIR開始テーブルまたはRXイコライゼーションだけでは目的のBERターゲットを達成できない場合)。
  • COMツールは、インテル アドバンスト・リンク・アナライザー (旧名称JNEye) で使用可能です。これを使用してチャネルをテストします。
レベル 2 の表題