2.3.5. PCBレイアウト後シミュレーション・フェーズ
レイアウト後シミュレーションは、 インテル® Stratix® 10 Eタイル高速データリンクの必須デザインフェーズです。次の手順をレイアウト後シミュレーションで実行します。
- ビア結合が最も悪い3つ以上のチャネルペアを選択し、インピーダンスおよびクロストーク検証用のsパラメータ抽出に使用します。
- IBIS-AMIモデルで時間領域チャネル・アイ・シミュレーションを実行すると同時に、実際のチャネルモデルを抽出します。
レイアウト後PCBチャネル・モデリングの方法
- E/MソルバーのPCBチャネル全体の抽出 (非推奨)
- 抽出が完了するまでに時間がかかり、複雑なケースの多くでは実行自体が不可能です。
- コネクターパッドは、コネクターに適切に結合されていないため、コネクターモデルとカスケード接続するときに二重にカウントされる場合があります。
- 分割統治法の使用 (推奨)
- FPGA /コネクターパッド/ビア境界の近くのトレースでチャネルをカットします。
- トレースのみの部分を解決します。
- パッケージボールとグランド・リファレンスを使用してFPGAビアを解決します。
- コネクターでコネクターパッド/ビアを合わせて解決します。この手順では、コネクターベンダーのSIサポートが必要になる場合があります。
- 個別に解決したすべてのピースをカスケード接続して、IBIS-AMIモデルを使用してチャネル全体のアイ・シミュレーションを構築します。
次の図で示すのは、推奨される手順、つまり分割統治法を使用したチャネルモデルの抽出例です。
図 25. チャネルモデル抽出における分割統治法
この図で示しているのは、PCBの実際のレイアウトから選択した4つのRXチャネルのグループです。この例に対する分割統治法の利点は次のとおりです。
- QSFPコネクターモデルと組み合わせる場合、QSFPピンパッドの二重カウントはありません。
- チャネルのさまざまな部分のシミュレーションを個別かつさらに高速に行うことができます。また、複数のシミュレーションを並行して実行できます。
- 2.5D E/Mソルバーは、トレースのみのジオメトリーには十分かもしれません。
- トレースのセットアップは簡単で、エッチング効果が含まれています。
分割統治法の唯一の欠点は、カットアウトと設定の準備に時間がかかることです。しかし、時間コストは、明確に指定されたステップを使用して改善できます。