AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドライン

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ID 683262
日付 3/12/2019
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ドキュメント目次
ドキュメント目次 x
1. はじめに 2. 56G PAM4チャネルのプラットフォーム・デザイン方法 3. AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドラインの文書改訂履歴
2. 56G PAM4チャネルのプラットフォーム・デザイン方法 x
2.1. インテル® Stratix® 10 Eタイル・トランシーバー・チャネル使用モード 2.2. インテル® Stratix® 10 Eタイル・シグナリング - PAM4とNRZ (PAM2) 2.3. PCBデザインフロー
2.3. PCBデザインフロー x
2.3.1. 56 Gbps PAM4規格のデザインターゲット 2.3.2. PCB材料およびスタックアップ・デザイン 2.3.3. FPGA PCBデザイン 2.3.4. PCBレイアウト前シミュレーション・フェーズ 2.3.5. PCBレイアウト後シミュレーション・フェーズ
2.3.2. PCB材料およびスタックアップ・デザイン x
2.3.2.1. 挿入損失 2.3.2.2. リターン損失 2.3.2.3. パッケージ損失およびクロストーク 2.3.2.4. PCBビアのデザイン 2.3.2.5. PCBコネクター 2.3.2.6. PCBデザインにおけるケーブルの使用
2.3.3. FPGA PCBデザイン x
2.3.3.1. FPGA PCBブレークアウト・デザインおよびリファレンス 2.3.3.2. 差動ペアのP/Nデスキュー方法 2.3.3.3. クロストーク - 差動ペアのNEXTおよびFEXT
1. はじめに
2. 56G PAM4チャネルのプラットフォーム・デザイン方法
3. AN 875: インテル® Stratix® 10 EタイルPCBデザイン・ガイドラインの文書改訂履歴

2.3.2.3. パッケージ損失およびクロストーク

インテル® Stratix® 10 Eタイルのパッケージ損失を次にまとめます。設計者は、これをエンドツーエンドのチャネル損失の見積もり/評価に使用できます。
  • インピーダンス仕様 : 90オーム +/- 10％
  • 最大差動挿入損失 : ナイキスト周波数で -3 dB (TxまたはRx)
  • 差動リターン損失 : ナイキスト周波数までは -15 dBより優れています
  • クロストーク (ナイキスト周波数まで)
    • NEXT <-60 dB
    • FEXT <-50 dB
レベル 2 の表題