2.3.3.1. FPGA PCBブレークアウト・デザインおよびリファレンス
この項での焦点は、10 Gbpsを超える高密度シリアル・チャネル・デザインのFPGA PCBブレークアウト配線についてです。
予備ブレークアウト配線の研究については、AN-651-1.0アプリケーション・ノートを参照してください。
AN-651-1.0のリンク : PCB Breakout Routing for High-Density Serial Channel Designs Beyond 10 Gbps
インテル® Stratix® 10 Eタイル差動RX/TXボールは、グランドボールで完全にシールドされています。これに対して、以前のRX/TXボールは斜めの配置で、グランド・ボール・シールドはありませんでした。FPGA BGA/ピンピッチは1mmです。AN-651のブレークアウト配線方法に対する変更点は次のとおりです。この変更は、インピーダンス・マッチングを改善するためのものです。
AN-651のシングル・トレース・ブレイクアウトの考察では、47オームZoは考慮していません (代わりに51.3オームZoを使用しています) 。そのため、シングル・トレース・ブレークアウトと差動配線セグメントとの境界にインピーダンスの不連続性が発生しています。シングル・トレース・ブレークアウトに約47オームを使用すると、境界を横切るときに差動インピーダンスを約94オームに維持することができます。シングル・トレース・ブレークアウトが上記の差動インピーダンス・マッチング手法のオプションになる可能性があるのは、差動ブレークアウト・トレースのグランド・リファレンス・カバレッジが、最適化された大規模な高Dkおよび高層数PCBのビア・アンチパッドによって問題になる場合です。
シングル・トレース・ブレークアウトのもう1つの利点は、AN-651に記載されているバックドリル効果によってブレークアウト・レイヤーの割り当てが制約されないことです。これは、バックドリルのビア・銅間のクリアランスが十分あるためです。
- シングルトレースZo = 51.3オーム、Zdiff = 約102.6オーム (疎結合P/Nトレースの場合)。
- Zo = Zdiff / 2の幅の広いシングルトレースを使用し、差動インピーダンスを一致させます。
- ビア・インピーダンスも、この考察の損失パフォーマンスに大きな役割を果たします。
