インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 4/25/2022
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ドキュメント目次

4.4.4. Shift Register (RAM-based) Intel® FPGA IPのパラメーターの設定

表 56.  Shift Register (RAM-based) Intel® FPGA IPのパラメーターの設定この表は、Shift Register (RAM-based) Intel® FPGA IPのパラメーターを一覧にしています。
コンフィグレーション設定 説明
How wide should the "shiftin" input and the "shiftout" output buses be? データの入力バスと出力バスの幅を指定します。この値は、シフトレジスターのメモリー・コンフィグレーションにおいてwの用語で表されます。
How many taps would you like? タップ数を指定します。この値は、シフトレジスターのメモリー・コンフィグレーションにおいてnの用語で表されます。
Create groups for each tap output このオプションをオンにすると、レジスターチェーンからタップされる出力データに個別のグループが作成されます。 39
How wide should the distance between taps be? タップ間の距離を指定します。この値は、シフトレジスターのメモリー・コンフィグレーションにおいてmの用語で表されます。 40
Create a clock enable port このオプションをオンにすると、レジスターポートのイネーブル信号が作成されます。このオプションがオンになっていない場合は、レジスターポートは常に有効です。 41
Create an asynchronous clear port このオプションをオンにすると、非同期クリア信号が作成されます。アサートされると、シフトレジスターの出力はすぐにクリアされます。
Create a synchronous clear port このオプションをオンにすると、同期クリア信号が作成されます。アサートされると、シフトレジスターの出力は次の正のクロックエッジでクリアされます。
What should the RAM block type be? アプリケーションの機能、メモリー・コンフィグレーション、および容量をサポートするメモリーブロックのタイプを選択します。 42
注:
  1. shiftin入力バスとshiftout出力バスの幅は同じです。また、それらはレジスターされません。ただし、メモリーブロックへの内部読み出しアドレスはクロックと同期しているため、出力データはクロックと同期しているとみなすことができます。
  2. 出力タップの幅は、w (入力データの幅) とn (タップ数) を乗算したものです。また、出力タップのMSBからのワードは、shiftout出力バスに相当します。
39 これらのグループを組み合わせて、taps[wn-1:0] バスを表します。
40 タップ間の距離mは、少なくとも3にする必要があります。
41 レジスターされるポートは、メモリー・アドレス・ポートの内部レジスターと呼ばれます。shiftinポートとshiftoutポートはレジスターされません。
42 選択しているメモリーブロックのタイプについては、お使いのターゲットデバイスのハンドブックで、TriMatrixエンベデッド・メモリー・ブロックの章を参照してください。使用するRAMのブロックタイプを特に指定しない場合は、AUTOを選択することも可能です。AUTOオプションを選択している場合、メモリーブロックのタイプは、 インテル® Quartus® Prime開発ソフトウェアのシンセサイザーもしくはフィッターでコンパイルの際に決まります。使用するメモリーブロックのタイプを特定するには、 インテル® Quartus® PrimeのFitter Reportを確認します。