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2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート
2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード
2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション
2.7. Force-to-Zero
2.8. コヒーレント読み出しメモリー
2.9. フリーズロジック
2.10. トゥルー・デュアルポートのデュアルクロック・エミュレーター
2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.12. M20Kブロックのタイミングまたは消費電力最適化の機能
2.13. インテル® Agilex™ でサポートされるエンベデッド・メモリーIP
4.3.1. FIFO Intel® FPGA IPのリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFOの機能におけるタイミング要件
4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング
4.3.6. FIFOの出力ステータスフラグとレイテンシー
4.3.7. FIFOの準安定状態の保護および関連オプション
4.3.8. FIFOの同期クリアと非同期クリアの影響
4.3.9. SCFIFOおよびDCFIFOのShow-aheadモード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFOのタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーのECC機能に関するガイドライン
4.3.16. FIFO Intel® FPGA IPのパラメーター
4.3.17. リセットスキーム
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
DCFIFOを含むデザインのコンパイル時に、 インテル® Quartus® Prime開発ソフトウェアは、回復および削除に関するタイミング違反警告を発行する場合があります。
aclrから読み出し側のクロックドメインへの転送を表す警告は無視しても問題ありません。デザインがタイミングを満たすことを保証するには、ACLRシンクロナイザーを読み出しドメインと書き込みドメインの両方に対して有効にします。
読み出しドメインと書き込みドメインの両方に対してACLRシンクロナイザーを有効にするには、FIFO Intel® FPGA IPコアのDCFIFO 2タブで、Asynchronous clear、Add circuit to synchronize ‘aclr’ input with ‘wrclk’、およびAdd circuit to synchronize ‘aclr’ input with ‘rdclk’をオンにします。
注: 正しいタイミング解析を行うため、インテルでは、aclr信号を使用する際に、タイミング・アナライザー・ツールのRemoval and Recovery Analysisオプションを有効にすることを推奨しています。この解析は、タイミング・アナライザー・ツールでデフォルトでオンになっています。
Add circuit to synchronize ‘aclr’ input with ‘wrclk’およびAdd circuit to synchronize ‘aclr’ input with ‘rdclk’オプションが有効になっている場合は、リセットパスに次のフォルスパスの割り当てを適用することができます。
- set_false_path -to *dcfifo:dcfifo_component|dcfifo_*:auto_generated|dffpipe_*:wraclr|dffe*a[0]
- set_false_path -to *dcfifo:dcfifo_component|dcfifo_*:auto_generated|dffpipe_*:rdaclr|dffe*a[0]
準安定状態の問題は回路によって解決されますが、システムデザインには非同期であっても一定の最大遅延が必要です。