インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/25/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ エンベデッド・メモリーの概要 2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス 5. インテル® Agilex™ エンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテル® Agilex™ エンベデッド・メモリーの概要 x
1.1. インテル® Agilex™ エンベデッド・メモリーの機能
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード 2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテル® Agilex™ でサポートされるエンベデッド・メモリーIP
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブル制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制約 3.7. クロック信号と他の制御信号の同時変更に関する制約 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROMインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOのShow-aheadモード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーのECC機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテル® Agilex™ エンベデッド・メモリーの概要
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス
5. インテル® Agilex™ エンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.3.3.4. FIFOの信号

このセクションでは、FIFO Intel® FPGA IPコアのSCFIFOブロックとDCFIFOブロックの図を示し、入力ポートと出力ポートを視覚化しています。このセクションではまた、それぞれのポートについて詳しく説明することにより、各ポートの使用法、機能、または制約に関する理解を促しています。場合によっては、このユーザーガイドの特定のセクションを参照し、より詳細な内容に言及しています。
図 33. SCFIFOおよびDCFIFOの入力信号と出力信号

SCFIFOブロックでは、読み出し信号と書き込み信号は同じクロックに同期しています。DCFIFOブロックでは、読み出し信号と書き込み信号はそれぞれ、rdclkクロックとwrclkクロックに同期しています。プリフィクスのwrおよびrdはそれぞれ、wrclkクロックとrdclkクロックで同期している信号を表します。

表 38.  入力ポートと出力ポートの説明次の表は、FIFO Intel® FPGA IPコアの信号を示しています。「シリーズ」という用語は、特定のデバイスのすべてのデバイスファミリーを指しています。
ポート タイプ 必須 説明
clock 11 入力 はい ポジティブエッジトリガー・クロックです。
wrclk 12 入力 はい ポジティブエッジトリガー・クロックです。

次のポートの同期に使用します。

  • data
  • wrreq
  • wrfull
  • wrempty
  • wrusedw
rdclk 12 入力 はい ポジティブエッジトリガー・クロックです。

次のポートの同期に使用します。

  • q
  • rdreq
  • rdfull
  • rdempty
  • rdusedw
data 13 入力 はい wrreq信号がアサートされた際にFIFO Intel® FPGA IPコアに書き込まれるデータを保持します。FIFO Intel® FPGA IPコアを手動でインスタンス化する場合は、ポート幅がlpm_widthパラメーターに等しいことを確認します。
wrreq 13 入力 はい この信号をアサートし、書き込み動作を要求します。

次の条件が満たされていることを確認してください。

  • full (SCFIFO) またはwrfull (DCFIFO) ポートがHighの場合は、wrreq信号をアサートしないでください。オーバーフロー保護回路を有効にする、もしくはoverflow_checkingパラメーターをONに設定し、フルになった際にFIFO Intel® FPGA IPコアで自動的にwrreq信号を無効にできるようにします。
  • wrreq信号は、fullまたはwrfull信号に基づく機能上のタイミング要件を満たしている必要があります。
  • aclr信号がデアサートしている際に、wrreq信号をアサートしないでください。この要件に違反すると、wrreqポートがHighに設定されている場合に、aclr信号の立ち下がりエッジと書き込みクロックの立ち上がりエッジ間で競合状態が発生します。 インテル® Agilex™ シリーズをターゲットとするDCFIFOの機能にはどちらも、aclr信号とwrclkクロックを同期する回路を自動的に追加する、もしくはwrite_aclr_synchパラメーターをONに設定するオプションがあります。このオプションを使用し、制約に従っていることを保証します。
rdreq 13 入力 はい この信号をアサートし、読み出し動作を要求します。rdreq信号は、NormalモードとShow-aheadモードで動作が異なります。

次の条件が満たされていることを確認してください。

  • empty (SCFIFO) またはrdempty (DCFIFO) ポートがHighの場合は、rdreq信号をアサートしないでください。アンダーフロー保護回路を有効にする、もしくはunderflow_checkingパラメーターをONに設定し、空になった際にFIFO Intel® FPGA IPコアで自動的にrdreq信号を無効にできるようにします。
  • rdreq信号は、emptyまたはrdempty信号に基づく機能上のタイミング要件を満たしている必要があります。
sclr 11

aclr 13

入力 いいえ この信号をアサートし、すべての出力ステータスポートをクリアします。ただし、q出力への影響は、FIFOのコンフィグレーションによって異なる場合があります。

aclr信号には、アクティブで維持する必要がある最小クロックサイクル数はありません。

q 13 出力 はい 読み出し要求動作で読み出されるデータを示します。

SCFIFOの機能とDCFIFOの機能では、qポートの幅をdataポートの幅と等しくする必要があります。FIFOの機能を手動でインスタンス化する場合は、ポート幅がlpm_widthパラメーターと等しいことを確認します。

DCFIFO_MIXED_WIDTHSの機能では、qポートの幅がdataポートの幅と異なる場合があります。FIFOの機能を手動でインスタンス化する場合は、qポートの幅がlpm_width_rパラメーターと等しいことを確認します。FIFOの機能は、幅の広い書き込みポートと幅の狭い読み出しポート (もしくはその逆) をサポートします。ただし、幅の比はRAMブロックのタイプで制限されており、通常は2の累乗です。

full 11

wrfull 12

rdfull 12

出力 いいえ アサートされている場合、FIFO Intel® FPGA IPコアはフルであるとみなされます。FIFO Intel® FPGA IPコアがフルの際に、書き込み要求操作を行わないでください。

通常、rdfull信号は、wrfull信号の遅延版です。 rdfull信号は、wrfull信号の派生版ではなく、組み合わせ出力として機能します。よって、ターゲットデバイスにかかわらず、wrfullポートを常に参照し、有効な書き込み要求操作を行うことができるかを確認する必要があります。

empty 11

wrempty 12

rdempty 12

出力 いいえ アサートされている場合、FIFO Intel® FPGA IPコアは空であるとみなされます。FIFO Intel® FPGA IPコアが空の際に、読み出し要求操作を行わないでください。

通常、wrempty信号は、rdempty信号の遅延版です。 wrempty信号は、rdempty信号の派生版ではなく、組み合わせ出力として機能します。よって、ターゲットデバイスにかかわらず、rdemptyポートを常に参照し、有効な読み出し要求操作を行うことができるかを確認する必要があります。

almost_full 11 出力 いいえ usedw信号がalmost_full_valueパラメーター以上になった場合にアサートされます。full信号の早期通知として使用されます。
almost_empty 11 出力 いいえ usedw信号がalmost_empty_valueパラメーターよりも小さい場合にアサートされます。empty信号の早期通知として使用されます。 14
usedw 11

wrusedw 12

rdusedw 12

出力 いいえ FIFOに格納されているワード数を示します。

SCFIFOの機能もしくはDCFIFOの機能を手動でインスタンス化する場合は、ポート幅がlpm_widthuパラメーターと等しいことを確認します。DCFIFO_MIXED_WIDTHの機能の場合は、wrusedwポートとrdusedwポートの幅をそれぞれ、LPM_WIDTHUパラメーターおよびlpm_widthu_rパラメーターと等しくする必要があります。

FIFO Intel® FPGA IPコアは、格納されているワード数が最大値に達する前にフルを示します。そのため、ターゲットデバイスにかかわらず、有効な書き込み要求操作に関してはfullまたはwrfullポート、有効な読み出し要求操作に関してはemptyまたはrdemptyポートを常に参照する必要があります。
注: 格納データが読み出しで利用できない場合があります。「wrreqとempty」および「rdreqとempty」のレイテンシーに関しては、FIFOの出力ステータスフラグとレイテンシー を参照し、FIFOを読み出す前にデータが準備できていることを保証します。
eccstatus 15 出力 いいえ 2ビット幅のエラー訂正ステータスポートです。メモリーから読み出されたデータに、訂正ありのシングルビット・エラーまたは訂正なしの致命的なエラーがある、もしくはエラービットが発生していないことを示します。
  • 00: エラーなし
  • 01: 不正
  • 10: 訂正可能なエラーが発生し、出力でエラーが訂正されています。ただし、メモリーアレイは更新されていません。
  • 11: 訂正不可能なエラーが発生しており、訂正不可能なデータが出力に表示されます。

DCFIFO機能のrdempty出力は、aclr入力がアサートされた際に瞬間的にグリッチする場合があります。外部レジスターでこのグリッチを誤ってキャプチャーしないようにするには、次のいずれかが満たされていることを確認します。

  • 外部レジスターで、DCFIFO機能のaclr入力に接続しているリセットと同じリセットを使用する
  • DCFIFO機能のaclr入力に接続しているリセットを、外部レジスターを駆動するクロックに同期してアサートする

FIFO Intel® FPGA IPコアの出力レイテンシーの情報は重要です。特に、q出力ポートでは、出力がサンプリングに対して有効かを示す出力フラグがないため、重要です。

11 SCFIFO機能にのみ適用されます。
12 DCFIFOの両方の機能に適用されます。
13 SCFIFO、DCFIFO、DCFIFO_MIXED_WIDTHの機能に適用されます。
14 特定の条件下において、SCFIFOでは、almost_empty信号がアサートされずにempty信号がアサートされます。詳細は、SCFIFOのALMOST_EMPTY機能のタイミング を参照してください。
15 DCFIFO_MIXED_WIDTHS機能には適用されません。
レベル 2 の表題