インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/25/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ エンベデッド・メモリーの概要 2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス 5. インテル® Agilex™ エンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテル® Agilex™ エンベデッド・メモリーの概要 x
1.1. インテル® Agilex™ エンベデッド・メモリーの機能
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード 2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテル® Agilex™ でサポートされるエンベデッド・メモリーIP
2.1. インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブル制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテル® Agilex™ エンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテル® Agilex™ エンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制約 3.7. クロック信号と他の制御信号の同時変更に関する制約 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROMインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOのShow-aheadモード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーのECC機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテル® Agilex™ エンベデッド・メモリーの概要
2. インテル® Agilex™ エンベデッド・メモリーのアーキテクチャーと機能
3. インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項
4. インテル® Agilex™ エンベデッド・メモリーIPのリファレンス
5. インテル® Agilex™ エンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeのバージョン 変更内容
2022.04.25 21.1 トゥルー・デュアルポートのデュアルクロック・エミュレーターの項で説明を更新しました。
2021.09.20 21.1
  • 次の項を更新しました。
    • 読み出し/書き込みクロック
    • 入力/出力クロック
  • 各表 (RAM: 1-PORT Intel® FPGA IPのパラメーター設定およびRAM: 2-PORT Intel® FPGA IPのパラメーター設定) で、Dual clock: use separate ‘input’ and ‘output’ clocksの説明を更新しました。
  • リセットスキームの説明を更新し、より明確になるようにしました。
2021.06.11 21.1
  • インテル® Agilex™ エンベデッド・メモリー・ブロックにおけるバイト・イネーブルを更新し、エンベデッド・メモリーIPのパラメーター・エディターで選択しているメモリーブロックに応じて、バイト・イネーブル信号のバイト幅が変わる場合があることを示しました。
2021.03.29 21.1
  • インテル® Agilex™ エンベデッド・メモリーIPのリファレンスを更新し、HDLコードからメモリー機能を推論する方法についての内容を追加しました。
  • 次の表を更新しました。
    • 混合ポートRead-During-Writeの出力動作
    • RAM: 1-PORT Intel® FPGA IPのパラメーター設定
    • RAM: 2-PORT Intel® FPGA IPのパラメーター設定
    • RAM: 4-PORT Intel® FPGA IPのパラメーター設定
    • ROM: 1-PORT Intel® FPGA IPのパラメーター設定
    • ROM: 2-PORT Intel® FPGA IPのパラメーター設定
    • eSRAM Intel Agilex FPGA IPのパラメーター・エディター: Generalタブ
    • FIFO Intel® FPGA IPのパラメーター設定
2021.01.08 20.4 ×40データ幅におけるバイト・イネーブル制御 (MLAB) の表に記載されているデータビットを更新しました。
2020.12.14 20.4
  • Shift Register (RAM-based) Intel® FPGA IP のセクションを追加しました。
  • インテル® Agilex™ エンベデッド・メモリーのデザインに関する考慮事項のセクションに、クロック信号と他の制御信号の同時変更に関する制約の項を追加しました。
  • インテル® Agilex™ のメモリーIPの表に、eSRAM Intel® FPGA IPの情報を追加しました。
  • 混合ポートRead-During-Write: New_a_old_bモードの図を更新しました。
  • オンチップメモリーRAM/ROMインテルFPGA IPコアのセクションを更新しました。
  • RAM: 1-PORT Intel® FPGA IPのパラメーターの表で、次のパラメーターの説明を更新しました。
    • Create an ‘aclr’ asynchronous clear for the registered ports
    • Create an ‘sclr’ synchronous clear for the registered ports
  • インテル® Agilex™ のRAM/ROM IPのインターフェイス信号の表で、clock0の説明を更新しました。
  • eSRAM Intel Agilex FPGA IPの章を更新しました。
    • eSRAMチャネルの図を更新しました。
    • eSRAM Intel Agilex FPGA IPのリリース情報の表を更新しました。
    • eSRAM Intel Agilex FPGA IPの入力信号と出力信号の表で、p<port_number>_data信号とp<port_number>_q信号の幅を更新しました。
  • FIFO Intel® FPGA IP の章を更新しました。
    • DCFIFOの非同期クリアの表で、aclr (読み出しクロックと同期) モードの脚注を更新しました。
    • FIFOセクション内のクロック・ドメイン・クロッシングでのグレイコード・カウンター転送の項で説明を更新しました。
2019.12.09 19.3
  • eSRAMシステムの機能のセクションを更新しました。
  • eSRAM Intel Agilex FPGA IPのパラメーター・エディター: Portタブの表を更新しました。
    • How wide should the data bus be?の説明を更新しました。
    • Enable Dynamic ECC Encoder and Decoder Bypassを削除しました。
  • eSRAM Intel Agilex FPGA IPのインターフェイス信号のセクションを更新しました。
    • p<port_number>_data信号とp<port_number>_q信号の説明を更新しました。
    • p<port_number>_eccdecbypassおよびp<port_number>_eccencbypassを削除しました。
2019.11.19 19.3
  • 混合ポートRead-During-Writeの出力動作の表を更新しました。
    • constrained_dont_careおよびdont_careパラメーターのRead-During-Write時の出力データ値を、「New data」から「Don't care」に更新しました。
    • 脚注を追加し、出力データは「Don't care」であることを示しました。IPはRead-During-Write時に出力データの準安定状態を保証しません。
  • FIFO Intel® FPGA IP のセクションを更新しました。
2019.10.25 19.3
  • インテル® Agilex™ エンベデッド・メモリーIPコアのリファレンスの章を追加しました。
  • 次のIP のリリース情報を追加しました。
    • RAM: 1-PORT Intel® FPGA IPバージョン19.2.0
    • RAM: 2-PORT Intel® FPGA IPバージョン19.2.0
    • RAM: 4-PORT Intel® FPGA IPバージョン19.2.0
    • ROM: 1-PORT Intel® FPGA IPバージョン19.2.0
    • ROM: 2-PORT Intel® FPGA IPバージョン19.2.0
    • eSRAM Intel Agilex FPGA IPバージョン19.1.2
    • FIFO Intel® FPGA IPバージョン19.1
  • 新しい項を追加しました。
    • インテル® Agilex™ でサポートされるエンベデッド・メモリーIP
    • M20Kブロックのタイミングまたは消費電力最適化の機能
    • 非決定的な入力の使用に関する制約
  • 次の項を更新しました。
    • インテルAgilexエンベデッド・メモリーの機能
    • Force-to-Zero
    • フリーズロジック
    • トゥルー・デュアルポートのデュアルクロック・エミュレーター
    • 混合ポートのRead-During-Writeモード
  • インテルAgilexエンベデッド・メモリーの機能の表で、eSRAMメモリーブロックの機能を更新しました。
  • サポートされるエンベデット・メモリー・ブロックのコンフィグレーションの表で、eSRAMメモリーブロックの深さを更新しました。
  • 混合ポートのRead-During-WriteモードにおけるRAMの出力モードの表で、Don't Care出力モードの説明を更新しました。
  • エンベデッド・メモリー・ブロックにおける電源投入時の初期値の表で、eSRAM出力レジスターと電源投入時の値を追加しました。
ドキュメント・バージョン 変更内容
2019.04.02 初版
レベル 2 の表題