インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 1/08/2021
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ドキュメント目次

2.10. 真のデュアルポートのデュアルクロック・エミュレーター

真のデュアルポート (TDP) のデュアルクロック・エミュレーターの機能は、TDPのデュアルクロック・モードをエミュレーションします。この機能は、TDPのデュアルクロック・モードをサポートするインテルArria® 10デバイスとの後方互換性を提供します。

この機能は、次の条件でのみサポートされます。

  • 2つの読み出し/書き込みポートの動作モード
  • AポートとBポートのクロックモードのクロックをカスタマイズする場合
注: TDPのデュアルクロック・エミュレーター機能を有効にする場合は、デュアルポートRAM IPコアのパラメーター・エディターでEmulate TDP dual clock modeをオンにする必要があります。この機能を有効にする方法の詳細は、 を参照してください。

TDPのデュアルクロック・エミュレーターは、2つのDCFIFOと1つのRAMブロックで構成されています。DCFIFOは、制御信号のクロック・ドメイン・クロッシング (CDC) の問題に対処します。また、RAMブロックで処理される前後のデータストレージ用の一時バッファーになります。

異なるクロック周波数によって非決定的なレイテンシーが発生するため、valid信号を導入し、出力データが有効であるかを識別します。valid信号がアサートされている場合は、正しい出力データに従う必要があることを示しています。valid信号がデアサートされている場合は、出力データを破棄します。

ポートAへのクロック接続は低速クロック (クロックA) にする必要があり、ポートBへのクロック接続は高速クロック (クロックB) にする必要があります。クロックBをクロックAで割ったクロック周波数比は、7以上になる必要があります。

TDPのデュアルクロック・エミュレーターの機能を使用すると、ポートAとポートBでは異なるレイテンシーが発生します。ポートAのレイテンシーは、2つのクロック周波数の差が大きくなるにつれて低下します。最小レイテンシーは5クロックサイクルです。ポートBのレイテンシーは2クロックサイクルに固定されています。このコンフィグレーションで出力レジスターは常に有効になっています。

次の図は、TDPのデュアルクロック・エミュレーターの機能のタイミングを表しています。

図 16. ポートAの出力条件
図 17. ポートBの出力条件
図 18. ポートAのRead-During-Write条件
図 19. ポートBのRead-During-Write条件