インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

ID 683241
日付 1/08/2021
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ドキュメント目次

4.4.5. シフト・レジスター・ポートとパラメーターの設定

次の図は、Shift Register (RAM-based) Intel FPGA IPのポートとパラメーターを示しています。

パラメーターの詳細は、IPをHDLに直接実装する場合にのみ当てはまります。
図 49. Shift Register (RAM-based) Intel FPGA IPのポートとパラメーター
表 57.  Shift Register (RAM-based) Intel FPGA IPの入力ポート
名称 必須 説明
shiftin[] はい シフターへのデータ入力です。入力ポートのWIDTHビット幅です。
clock はい ポジティブエッジ・トリガー・クロックです。
clken いいえ clockポートのクロックイネーブルです。clkenはデフォルトでVCCです。
aclr いいえ シフト・レジスター・チェーンのコンテンツを非同期でクリアします。shiftout出力は、aclr信号がアサートされるとすぐにクリアされます。
sclr いいえ レジスターされている出力ポートを同期的にクリアします。shiftout出力は、sclr信号がアサートされると正のクロックエッジでクリアされます。
表 58.  Shift Register (RAM-based) Intel FPGA IPの出力ポート
名称 必須 説明
shiftout[] はい シフトレジスターの末尾からの出力です。出力ポートのWIDTHビット幅です。
taps[] はい シフトレジスターに沿って等間隔に配置されるタップからの出力です。出力ポートのWIDTH * NUMBER_OF_TAPS幅です。このポートは、シフトレジスターに沿って等間隔に配置されるすべてのタップ (それぞれWIDTHビット) の集合体です。
表 59.  Shift Register (RAM-based) Intel FPGA IPのパラメーター
名称 タイプ 必須 説明
NUMBER_OF_TAPS 整数 はい シフトレジスターに沿って等間隔に配置されるタップの数を指定します。
TAP_DISTANCE 整数 はい 等間隔で配置されるタップ間の距離をクロックサイクルで指定します。この数値は、使用されるRAMワードの数に変換されます。TAP_DISTANCEは少なくとも3にする必要があります。
WIDTH 整数 はい 入力パターンの幅を指定します。
POWER_UP_STATE 文字列 いいえ 電源投入時のシフトレジスターのコンテンツを指定します。値はCLEAREDおよびDONT_CAREになります。省略している場合のデフォルトはCLEAREDです。
説明
CLEARED コンテンツは0です。
DONT_CARE コンテンツは不明です。M-RAMブロックはこの設定で使用することができます。