インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 1/08/2021
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテルAgilexエンベデッド・メモリーのIPのリファレンス 5. インテルAgilexエンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテルAgilexエンベデッド・メモリーの機能
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテルAgilexエンベデッド・メモリーのクロックモード 2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. 真のデュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブルの制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテルAgilexエンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. 選択するメモリーブロックの検討 3.2. 同時読み出し動作の検討 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリー初期化の検討 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他の制御信号の同時変更に関する制限 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス x
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel FPGA IP
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア x
4.1.1. RAMおよびROMのインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーターの設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOの先行表示モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーECC機能向けガイドライン 4.3.16. FIFO Intel FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel FPGA IP x
4.4.1. Shift Register (RAM-based) Intel FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス
5. インテルAgilexエンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.1.6. ROM: 2-PORT Intel FPGA IPのパラメーター

次の表に、ROM: 2-PORT Intel FPGA IPのパラメーターを示します。
表 27.  ROM: 2-PORT Intel FPGA IPのパラメーター設定
パラメーター 選択可能な値 説明
パラメーター設定: Widths/Blk Type
How do you want to specify the memory size?
  • As a number of words
  • As a number of bits
 メモリーサイズをワードで指定するかビットで指定するかを決定します。
How many words of memory? 32、64、128、256、512、1024、2048、4096、8192、16384、32768、65536 ワード数を指定します。
Use different data widths on different ports On/Off 異なるポートで異なるデータ幅を使用するかを指定します。
How wide should the ‘q_a’ output bus be? — 「q_a」および「q_b」出力ポートの幅を指定します。
How wide should the ‘q_b’ output bus be?
RAM block type Auto、M20K メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to:
  • Auto: Auto、512、1024、2048
  • M20K: Auto、512、1024、2048
 最大ブロック深度をワードで指定します。このオプションは、Autoをメモリー・ブロック・タイプとして選択している場合にのみ有効になります。
パラメーター設定: Clks/Rd, Byte En
What clocking method would you like to use?
  • Single clock
  • Dual clock: use separate ‘input’ and ‘output’ clocks
  • Customize clocks for A and B ports

使用するクロック供給方式を指定します。

  • Single clock - 単一のクロックとクロックイネーブルでメモリーブロックのすべてのレジスターを制御します。
  • Dual clock: use separate ‘input’ and ‘output’ clocks - 入力クロックでは、エンベデッド・メモリー・ブロックへのデータ入力に関係するすべてのレジスターを制御します。これには、データ、アドレス、バイト・イネーブル、読み出しイネーブル、および書き込みイネーブルが含まれます。出力クロックではデータ出力レジスターを制御します。
  • Customize clocks for A and B ports - クロックAでポートA側のすべてのレジスターを制御します。クロックBでポートB側のすべてのレジスターを制御します。また、各ポートではそれぞれ、ポートAとポートBのレジスターに対する独立したクロックイネーブルをサポートします。
Create a ‘rden_a’ and ‘rden_b’ read enable signals On/Off 読み出しイネーブル信号を作成するかを指定します。
パラメーター設定: Regs/Clkens/Aclrs
Which ports should be registered?

Read output ports

 On/Off 読み出し出力ポートをレジスターするかを指定します。
More Options Registered Q Output Ports
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off オンにすると、レジスターされる「q_a」および「q_b」ポートは非同期クリア信号の影響を受けます。
  • q_a port - 「q_a」出力ポートをレジスターするかを指定します。
  • q_b port - 「q_b」出力ポートをレジスターするかを指定します。
Use clock enable for port A input registers On/Off クロックイネーブルをポートAの入力レジスターに使用するかを指定します。
Use clock enable for port A output registers On/Off クロックイネーブルをポートAの出力レジスターに使用するかを指定します。
Use clock enable for port B input registers On/Off クロックイネーブルをポートBの入力レジスターに使用するかを指定します。
Use clock enable for port B output registers On/Off クロックイネーブルをポートBの出力レジスターに使用するかを指定します。
Aclr Options
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off レジスターされるポートが非同期クリアポートによってクリアされるかを指定します。
Sclr Options
  • ‘q_a’ port
  • ‘q_b’ port
 On/Off レジスターされるポートが同期クリアポートによってクリアされるかを指定します。
パラメーター設定: Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data

メモリーの初期コンテンツを指定します。

ROMモードでは、メモリー初期化ファイル (.mif) または16進数 (インテル形式) ファイル (.hex) を指定する必要があります。Yes, use this file for the memory content dataオプションは、デフォルトでオンになっています。
The initial content file should conform to which port’s dimensions?
  • PORT_A
  • PORT_B
 初期のコンテンツファイルをポートAまたはポートBのどちらに準拠させるかを指定します。
パラメーター設定: Performance Optimization
Enable Force-to-Zero On/Off 読み出しイネーブル信号をデアサートする際に、出力を0に設定するかを指定します。

選択しているメモリー深度が単一のメモリーブロックよりも大きい場合、この機能を有効にすることは、グルーロジックのパフォーマンス向上につながります。
Which timing/power optimization option do you want to use?
  • Auto
  • High Speed
  • Low Power
 使用するタイミングまたは消費電力の最適化オプションを指定します。このオプションは、 インテル® Agilex™ デバイスでM20Kのメモリータイプを選択している場合にのみ適用されます。
レベル 2 の表題