インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 1/08/2021
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテルAgilexエンベデッド・メモリーのIPのリファレンス 5. インテルAgilexエンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテルAgilexエンベデッド・メモリーの機能
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテルAgilexエンベデッド・メモリーのクロックモード 2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. 真のデュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブルの制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテルAgilexエンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. 選択するメモリーブロックの検討 3.2. 同時読み出し動作の検討 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリー初期化の検討 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他の制御信号の同時変更に関する制限 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス x
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel FPGA IP
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア x
4.1.1. RAMおよびROMのインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーターの設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOの先行表示モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーECC機能向けガイドライン 4.3.16. FIFO Intel FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel FPGA IP x
4.4.1. Shift Register (RAM-based) Intel FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス
5. インテルAgilexエンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

3.3.2. 混合ポートのRead-During-Writeモード

混合ポートのRead-During-Writeモードは、シンプル・デュアルポートRAMモードに適用されます。 2つのポートにおいて、読み出しおよび書き込み動作が同じクロックを使用して同じメモリーアドレスで行われます。一方のポートでアドレスから読み出し、他方のポートで書き込みを行います。
表 14.  混合ポートのRead-During-WriteモードにおけるRAMの出力モード
出力モード メモリータイプ 説明
New Data MLAB

異なるポートへのRead-During-Write動作により、データがMLABメモリーに書き込まれると、次の立ち上がりエッジで、MLABのレジスターされる出力にNew Dataが反映されます。

このモードは、出力がレジスターされる場合にのみ利用可能です。
Old Data M20K、MLAB

異なるポートへのRead-During-Write動作により、RAMの出力には、特定のアドレスのOld Dataの値が反映されます。

MLABでは、このモードは出力がレジスターされる場合にのみ利用可能です。
Don't Care M20K、MLAB

RAMは、Don't Care値またはUnknown値を生成します。

  • M20Kの場合、 インテル® Quartus® Prime開発ソフトウェアは、書き込み動作と読み出し動作間のタイミングを解析しません。
  • MLABの場合、この機能を有効にするには、エンベデッド・メモリー・シミュレーション・モデルをコンパイルする際、およびシミュレーションを実行する際に、RDW_DONT_CARE_IS_X定義フラグをシミュレーション・コマンドに含める必要があります。
    以下は、シミュレーション・コマンドに定義フラグを追加している例です。 
    vlog -sv -timescale 1ps/1ps +define+RDW_DONT_CARE_IS_X -work msim_precompile $env(QUARTUS_DIR)/eda/sim_lib/altera_lnsim.sv
New_a_old_b M20K このモードは、M20Kのシンプル・クアッドポートにのみ適用されます。この場合、異なるポートへのRead-During-Write動作により、RAMの出力は、ポートAでは新しいデータを反映し、ポートBでは古いデータを反映します。
表 15.  混合ポートのRead-During-Write出力の動作次の表は、混合ポートのRead-During-Writeモードにおける出力動作を一覧にして説明しています。これらの動作は、MLABブロックにのみ適用されます。
RAM: 2-PORT Intel FPGA IPの設定 出力動作
パラメーター 有効になっているパラメーターのオプション altera_syncramパラメーター

(read_during_write_mode_mixed_ ports)

Read-During-Write時の出力データ MLABアトム (Chip Plannerに表示される)
Mixed Port Read-During-Write for Single Input Clock RAM

How should the q_a and q_b outputs behave when reading a memory location that is being written from the other ports?

 Old Data old_data 古いデータ4 新しいデータ
New data new_data 新しいデータ 新しいデータ
Don't Care dont_care Don't care 5 Don't Care
  • Don't Care
  • Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time.
dont_care Don't care 5 Don't Care
図 24. 混合ポートのRead-During-Write: New Dataモード次の図は、New Dataモードでの混合ポートのRead-During-Write動作における機能の波形サンプルを表しています。


図 25. 混合ポートのRead-During-Write: Old Dataモード次の図は、Old Dataモードでの混合ポートのRead-During-Write動作における機能の波形サンプルを表しています。


図 26. 混合ポートのRead-During-Write: Don't Careモード次の図は、Don't Careモードでの混合ポートのRead-During-Write動作における機能の波形サンプルを表しています。この動作は、M20Kブロックにのみ適用されます。


図 27. 混合ポートのRead-During-Write: New_a_old_bモード次の図は、New_a_old_bモードでの混合ポートのRead-During-Write動作における機能の波形サンプルを表しています。
4 古いデータは外部ソフトロジックを介して実現します。MLABブロックは、新しいデータのみをネイティブにサポートします。
5 出力データはDon't careになります。IPは、Read-During-Write時に出力データの準安定状態を保証しません。
レベル 2 の表題