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2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート
2.5. インテルAgilexエンベデッド・メモリーのクロックモード
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション
2.7. Force-to-Zero
2.8. コヒーレント読み出しメモリー
2.9. フリーズロジック
2.10. 真のデュアルポートのデュアルクロック・エミュレーター
2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.12. M20Kブロックのタイミングまたは消費電力最適化の機能
2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
4.3.1. FIFO Intel FPGA IPのリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFOの機能におけるタイミング要件
4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング
4.3.6. FIFOの出力ステータスフラグとレイテンシー
4.3.7. FIFOの準安定状態の保護および関連オプション
4.3.8. FIFOの同期クリアと非同期クリアの影響
4.3.9. SCFIFOおよびDCFIFOの先行表示モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFOのタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーECC機能向けガイドライン
4.3.16. FIFO Intel FPGA IPのパラメーター
4.3.17. リセットスキーム
4.3.15. エンベデッド・メモリーECC機能向けガイドライン
インテル® Agilex™ のFIFO Intel® FPGA IPコアは、M20Kメモリーブロック用のエンベデッド・メモリーECCをサポートしています。 インテル® Agilex™ デバイスのビルトインECC機能は、次を実行できます。 インテル® Arria® のSCFIFOとDCFIFOは、M20Kメモリー・ブロック向けにエンベデッド・メモリーECCをサポートしています。 インテル® Cyclone® の内蔵ECC機能は以下を行います。
- シングルエラー検出と訂正
- ダブル隣接エラー検出と訂正
- トリプル隣接エラー検出
FIFO Embedded ECC機能は、FIFO Intel® FPGA IP GUIの enable_ecc パラメーターをイネーブルすることによりオンにできます。
注: エンベデッド・メモリーECC機能は、M20Kのメモリー・ブロック・タイプでのみ使用可能です。
注: エンベデッド・メモリー ECCは、可変データ幅をサポートしています。ECCがイネーブルされると、RAMはインスタンス化を実現するために、複数のM20Kブロックを32 (幅) x 512 (深度) のコンフィグレーションに統合します。未使用のデータ幅はVCCに内部的に接続されます。
注: エンベデッド・メモリーECC機能は、混合幅モードをサポートしません。
図 47. FIFO Intel® FPGA IP GUIのECCオプション
ECCの機能をイネーブルすると、生成されたFIFOエンティティーに2ビット幅のエラー訂正ステータスポート (eccstatus[1:0]) が作成されます。これらのステータスビットは、メモリーから読み出されたデータに、訂正ありのシングルビットのエラーがあるか、訂正なしの致命的なエラーがあるか、またはエラービットがないかどうかを示します。
- 00: エラーなし
- 01: 不正
- 10: 訂正可能なエラーが発生し、エラーは出力で訂正されています。ただし、メモリーアレイは更新されていません。
- 11: 訂正不可能なエラーが発生し、訂正不可能なデータが出力に表示されています。