インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 1/08/2021
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテルAgilexエンベデッド・メモリーのIPのリファレンス 5. インテルAgilexエンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテルAgilexエンベデッド・メモリーの機能
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテルAgilexエンベデッド・メモリーのクロックモード 2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. 真のデュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブルの制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテルAgilexエンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. 選択するメモリーブロックの検討 3.2. 同時読み出し動作の検討 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリー初期化の検討 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他の制御信号の同時変更に関する制限 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス x
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel FPGA IP
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア x
4.1.1. RAMおよびROMのインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーターの設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOの先行表示モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーECC機能向けガイドライン 4.3.16. FIFO Intel FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel FPGA IP x
4.4.1. Shift Register (RAM-based) Intel FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス
5. インテルAgilexエンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.3.16. FIFO Intel FPGA IPのパラメーター

表 54.  FIFO Intel FPGA IPのパラメーターの説明次の表は、FIFO Intel FPGA IPコアのパラメーターの一覧です。
パラメーター 選択可能な値 説明
パラメーター設定: Widths, Clk, Synchronization
How wide should the FIFO be? — データポートとqポートの幅を指定します。
How deep should the FIFO be? Note: You could enter arbritary values for width 4、8、16、32、64、128、256、512、1024、2048、4096、8192、16384、32768、65536、131072 FIFOの深度を指定します。これは常に2の累乗です。
Do you want a common clock for reading and writing the FIFO?
  • Yes, synchronize both reading and writing to 'clock'. Create one set of full/empty control signals.
  • No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock.
—
パラメーター設定: SCFIFO Options
Would you like to disable any circuitry protection?
  • full
  • empty
  • usedw[] (number of words in FIFO) 　注意: MSBを使用してハーフ・フル・フラグを生成することができます。
  • almost full becomes true when usedw[] is greater than or equal to
  • almost empty becomes true when usedw[] is less than
  • Asyncronous clear
  • Syncronous clear (flush the FIFO)
On/Off —
パラメーター設定: DCFIFO 1
No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock.を選択している場合、次のオプションが利用可能です。

合計レイテンシー、クロック同期、準安定状態の保護、エリア、fmaxのオプションはグループとして設定する必要があります。合計レイテンシーは、書き込みクロックの2つの立ち上がりエッジと以下で選択されている読み出しクロックの数の合計です。

Which option(s) is most important to the DCFIFO? (Read clk sync stages, metastability protection, area, fmax)

Which type of optimization do you want?

  • Minimal setting for unsynchronized clocks. 2 sync stages, good metastability, medium size, good fmax.
  • Best metastability protection, best fmax, unsynchronized clocks. 3 or more sync stages, best metastability protection, largest size, best fmax.
On/Off 合計レイテンシー、クロック同期、準安定状態の保護、エリア、fmaxを指定します。
  • Minimal setting for unsynchronized clocks - このオプションでは、2つの同期ステージを使用します。優れた準安定状態の保護を備えます。ミディアムサイズを使用し、優れたfMAXを提供します。
  • Best metastability protection, best fmax, unsynchronized clocks - このオプションでは、3つ以上の同期ステージを使用します。最高の準安定状態の保護を備えます。最大サイズを使用しますが、最高のfMAXを提供します。
More Options Best metastability protection, best fmax, unsynchronized clockを選択している場合は、次のオプションが利用可能です。
  • How many sync stages?
 3、4、5、6、7、8、9 同期ステージの数を指定します。
Timing Constraint
  • Generate SDC file and disable embedded timing constraint
 On/Off SDCファイルを正しいタイミング制約で生成します。組み込まれているset_false_pathの割り当ては無効になります。新しいタイミング制約は、set_net_delay、set_max_skew、set_min_delay、set_max_delayで構成されます。タイミング制約の使用方法に関しては、ユーザーガイドを参照してください。
パラメーター設定: DCFIFO 2
No, synchronize reading and writing to 'rdclk' and 'wrclk', respectively. Create a set of full/empty control signals for for each clock.を選択している場合は、次のオプションが利用可能です。

Which optional output control signals do you want?

usedw[] は、FIFOのワード数です。

 On/Off  
読み出し側
  • full
  • empty
  • usedw[]

注意: これらの信号は、「rdclk」に同期しています。

  
書き込み側
  • full
  • empty
  • usedw[]

注意: これらの信号は「wrclk」に同期しています。

  
More Options
  • Add an extra MSB to usedw port(s). 注意: MSBを使用してハーフフルフラグを生成することができます。
  • Asynchronous clear
  • Add circuit to synchronize 'aclr' input with 'wrclk'
  • Add circuit to synchronize 'aclr' input with 'rdclk'
 On/Off  
パラメーター設定: Rdreq Option, Blk Type
Which kind of read access do you want with the rdreq signal?
  • Normal synchronous FIFO mode.
  • Show-ahead synchronous FIFO mode.
 FIFOがLegacyモードであるか、先行表示モードであるかを指定します。
  • Normal synchronous FIFO mode - 「rdreq」のアサート後にデータが利用可能になります。「rdreq」は読み出し要求として機能します。
  • Show-ahead synchronous FIFO mode - 「rdreq」のアサート前にデータが利用可能になります。「rdreq」は読み出し肯定応答として機能します。注意: このモードではパフォーマンスが低下します。
What should the memory block type be
  • Auto
  • MLAB
  • M20K
  • M144K
 メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to Auto、32、64、128、256、512、1024、2048、4096、8192、16384、32768、65536、131072 最大ブロック深度をワードで指定します。
Reduce RAM usage (decreases speed and increases number of Les). Available if data width is divisible by 9. On/Off  
パラメーター設定: Optimization, Circuitry Protection
Would you like to register the output to maximize the performance but use more area?
  • Yes (最良のスピード)
  • No (最小エリア)
 RAMの出力をレジスターするかを指定します。
Implement FIFO storage with logic cells only, even if the device contains memory blocks. On/Off ロジックセルのみでFIFOストレージを実装するかを指定します。
Would you like to disable any circuitry protection (overflow checking and underflow checking)?
If not required, overflow and underflow checking can be disabled to improve performance.
  • Disable overflow checking. Writing to a full FIFO will corrupt contents.
  • Disable underflow checking. Reading from an empty FIFO will corrupt contents
 On/Off オーバーフローに対する回路保護を無効にするかを指定します。
Would you like to enable ECC?
  • Enable error checking and correcting (ECC)
 On/Off エラーチェックと訂正の機能を有効にするかを指定します。
レベル 2 の表題