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2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート
2.5. インテルAgilexエンベデッド・メモリーのクロックモード
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション
2.7. Force-to-Zero
2.8. コヒーレント読み出しメモリー
2.9. フリーズロジック
2.10. 真のデュアルポートのデュアルクロック・エミュレーター
2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.12. M20Kブロックのタイミングまたは消費電力最適化の機能
2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
4.3.1. FIFO Intel FPGA IPのリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFOの機能におけるタイミング要件
4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング
4.3.6. FIFOの出力ステータスフラグとレイテンシー
4.3.7. FIFOの準安定状態の保護および関連オプション
4.3.8. FIFOの同期クリアと非同期クリアの影響
4.3.9. SCFIFOおよびDCFIFOの先行表示モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFOのタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーECC機能向けガイドライン
4.3.16. FIFO Intel FPGA IPのパラメーター
4.3.17. リセットスキーム
4.3.4. FIFOの機能におけるタイミング要件
wrreq信号は、FIFO Intel FPGA IPのパラメーター・エディターでオーバーフロー保護回路を有効にしている場合、もしくはOVERFLOW_CHECKINGパラメーターをONに設定している場合に無視されます (FIFPがフルの際)。rdreq信号は、FIFO Intel FPGA IPコア・インターフェイスでアンダーフロー保護回路を有効にしている場合、もしくはUNDERFLOW_CHECKINGパラメーターをONに設定している場合に無視されます (FIFOが空の際)。
保護回路が有効になっていない場合は、機能上の次のタイミング要件を満たす必要があります。
| DCFIFO | SCFIFO |
|---|---|
| wrreq信号は、wrfull信号がアサートされたクロックサイクルと同じサイクルでデアサートします。 | wrreq信号は、full信号がアサートされたクロックサイクルと同じサイクルでデアサートします。 |
| rdreq信号は、rdempty信号がアサートされたクロックサイクルと同じサイクルでデアサートします。wrclkおよびrdclkの周波数に基づき想定される動作とは関係なく、これらの要件を満たす必要があります。 | rdreq信号は、empty信号がアサートされたクロックサイクルと同じサイクルでデアサートします。 |
図 34. wrreq信号とwrfull信号の機能上のタイミング次の図は、wrreq信号とwrfull信号の動作を示しています。
図 35. rdreq信号とrdempty信号の機能上のタイミング次の図は、rdreq信号とrdempty信号の動作を示しています。
前述のDCFIFOの機能に必要なタイミングは、SCFIFOにも適用されます。この2つのモードの違いは、SCFIFOの場合、wrreq信号はfull信号に基づき機能のタイミング要件を満たす必要があり、rdreq信号はempty信号に基づき機能のタイミング要件を満たす必要があることです。