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2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート
2.5. インテルAgilexエンベデッド・メモリーのクロックモード
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション
2.7. Force-to-Zero
2.8. コヒーレント読み出しメモリー
2.9. フリーズロジック
2.10. 真のデュアルポートのデュアルクロック・エミュレーター
2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.12. M20Kブロックのタイミングまたは消費電力最適化の機能
2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
4.3.1. FIFO Intel FPGA IPのリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFOの機能におけるタイミング要件
4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング
4.3.6. FIFOの出力ステータスフラグとレイテンシー
4.3.7. FIFOの準安定状態の保護および関連オプション
4.3.8. FIFOの同期クリアと非同期クリアの影響
4.3.9. SCFIFOおよびDCFIFOの先行表示モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFOのタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーECC機能向けガイドライン
4.3.16. FIFO Intel FPGA IPのパラメーター
4.3.17. リセットスキーム
4.2.2. eSRAMシステムの機能
eSRAMシステムは、読み出しおよび書き込み同時要求の処理、データの整合性および一貫性の確保、電力効率の最大化に向けた機能を提供します。
特定のeSRAMシステムでは、750MHzの最大周波数を達成することができます。利用可能なeSRAMシステムの数は、使用しているインテルAgilexデバイスによって異なります。
eSRAMシステム内のすべてのメモリー ポートには、1つの書き込みポートと1つの読み出しポートがあり、読み出しおよび書き込みの同時要求を処理することができます。各 ポートでは、独自のバンクにのみアクセスすることができます。それにより、それぞれの ポートが隣接するポートから独立していることを保証します。
eSRAMシステムには誤り訂正コード (ECC) があります。ECCは常に、ユーザーがアクセスすることができるデータ容量を消費することで 有効になっています。ECCでは、書き込みデータを拡張ハミングコードでエンコードし、シングルビット・エラー訂正とダブルビット・エラー検出 (SECDED) に読み出しデータをデコードすることにより、データの整合性を向上させることができます。
Write Forwardingと呼ばれるデータ・コヒーレンシーの機能があります。これを使用すると、同じeSRAMメモリー位置への同時書き込みおよび読み出しアクセスの処理が可能になります。書き込みポートの書き込みデータが読み出しポートに転送されます。ターゲットのSRAMバンクからは読み出されません。ただし、書き込みデータはターゲットのeSRAMバンクに書き込まれます。