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2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート
2.5. インテルAgilexエンベデッド・メモリーのクロックモード
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション
2.7. Force-to-Zero
2.8. コヒーレント読み出しメモリー
2.9. フリーズロジック
2.10. 真のデュアルポートのデュアルクロック・エミュレーター
2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.12. M20Kブロックのタイミングまたは消費電力最適化の機能
2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
4.3.1. FIFO Intel FPGA IPのリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFOの機能におけるタイミング要件
4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング
4.3.6. FIFOの出力ステータスフラグとレイテンシー
4.3.7. FIFOの準安定状態の保護および関連オプション
4.3.8. FIFOの同期クリアと非同期クリアの影響
4.3.9. SCFIFOおよびDCFIFOの先行表示モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFOのタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーECC機能向けガイドライン
4.3.16. FIFO Intel FPGA IPのパラメーター
4.3.17. リセットスキーム
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス
インテルAgilexエンベデッド・メモリーの機能には、 インテル® Quartus® Prime開発ソフトウェアのオンチップメモリーIPを使用してアクセスすることができます。
オンチップメモリーIPには次のものが含まれます。
- RAM: 1-Port Intel FPGA IP - シングルポートRAMをインスタンス化します
- RAM: 2-Port Intel FPGA IP - デュアルポートおよび双方向ポートRAMをインスタンス化します
- RAM: 4-Port Intel FPGA IP - クアッドポートRAMをインスタンス化します
- ROM: 1-Port Intel FPGA IP - シングルポートROMをインスタンス化します
- ROM: 2-Port Intel FPGA IP - デュアルポートおよび双方向ポートROMをインスタンス化します
- eSRAM (Embedded Synchronous Random Access Memory) Intel FPGA IP - ネイティブeSRAMブロックをインスタンス化します
- FIFO (First-In-First-Out) Intel FPGA IP - FIFO Intel FPGA IPをインスタンス化します
- Shift Register (RAM-based) Intel FPGA IP - Shift Register (RAM-based) Intel FPGA IPをインスタンス化します