インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 1/08/2021
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテルAgilexエンベデッド・メモリーのIPのリファレンス 5. インテルAgilexエンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテルAgilexエンベデッド・メモリーの機能
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテルAgilexエンベデッド・メモリーのクロックモード 2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. 真のデュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブルの制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテルAgilexエンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. 選択するメモリーブロックの検討 3.2. 同時読み出し動作の検討 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリー初期化の検討 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他の制御信号の同時変更に関する制限 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス x
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel FPGA IP
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア x
4.1.1. RAMおよびROMのインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーターの設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOの先行表示モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーECC機能向けガイドライン 4.3.16. FIFO Intel FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel FPGA IP x
4.4.1. Shift Register (RAM-based) Intel FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス
5. インテルAgilexエンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

1.1. インテルAgilexエンベデッド・メモリーの機能

インテルAgilexデバイスには、Embedded SRAM (eSRAM) ブロック、M20Kブロック、メモリー・ロジック・アレイ・ブロック (MLAB) の3つのタイプのメモリーブロックが含まれています。
  • 18.432メガビット (Mb) eSRAMブロック
    • 高帯域幅で非常に高いランダム・トランザクション・レート (RTR) のオンチップ・メモリー・ブロックです。
    • 各ブロックは8チャネルで構成されており、それぞれのチャネルには 32のバンクがあります。
    • 各バンクは、 1Kの深さ、 64ビットのデータ幅にコンフィグレーション可能です。
    • チャネルごとの同時読み出しおよび書き込みアクセスが可能なシンプル・デュアルポートRAMのみをサポートします。
  • 20キロビット (Kb) M20Kブロック
    • 専用のメモリーリソースのブロックです。
    • 大規模なメモリーアレイに最適で、多数の独立したポートを提供します。
  • 640ビットMLAB
    • 拡張兼用ロジック・アレイ・ブロック (LAB) からコンフィグレーションされるメモリーブロックです。
    • 幅が広く深さが浅いメモリーアレイに最適です。
    • デジタル信号処理 (DSP) アプリケーションのシフトレジスター、幅が広く深さが浅いFIFOバッファー、およびフィルター遅延ラインの実装に最適化されています。
    • それぞれのMLABは、10個のALM (アダプティブ・ロジック・モジュール) で構成されます。

インテルAgilexデバイスでは、MLAB内の各ALMを10個の32×2ブロックとしてコンフィグレーションすることができます。インテルAgilexデバイスは、MLABごとに1つの32×20のシンプル・デュアルポートSRAMブロックを提供します。

インテルAgilexエンベデッド・メモリー・ブロックは、次の動作モードをサポートしています。
  • シングルポート
  • シンプル・デュアルポート
  • 真のデュアルポート
  • シンプル・クアッドポート
  • ROM
表 1.  インテルAgilexエンベデッド・メモリーの機能次の表は、インテルAgilexエンベデッド・メモリー・ブロックでサポートされる機能をまとめています。
機能 eSRAM M20K MLAB
最大動作周波数 750 MHz
  • 1Ghz (シンプル・デュアルポートRAMモード)
  • 600MHz (真のデュアルポートおよびシンプル・クアッドポートRAMモード)
 1 GHz
トータルRAMビット数（パリティ・ビットを含む） 18.432Mb 20,480ビット 640ビット
バイト・イネーブル 該当なし サポートされる サポートされる
アドレス・クロック・イネーブル

(アドレスストール)

 該当なし サポートされる (シンプル・デュアルポートRAMモードでのみ) サポートされる
シンプル・デュアル・ポートの異なるデータ幅 該当なし サポートされる 該当なし
FIFOバッファーの混合データ幅 該当なし サポートされる 該当なし
メモリー初期化ファイル (.mif) 該当なし サポートされる サポートされる
デュアルクロック・モード 該当なし サポートされる (シンプル・デュアルポートRAMモードでのみ) サポートされる
完全同期メモリー サポートされる サポートされる サポートされる
非同期メモリー 該当なし 該当なし フロースルーでの読み出しメモリー動作にのみ
パワーアップ・ステート 該当なし 出力ポートはクリアされる
  • レジスターされている出力ポートはクリアされる
  • レジスターされない出力ポートではメモリーコンテンツの読み出し
非同期または同期クリア 該当なし
  • 出力レジスターと出力ラッチ
  • 読み出しアドレスレジスターでの非同期クリアがサポートされる (シンプル・デュアルポート・モードとシンプル・クアッドポート・モードでのみ)
 出力レジスターと出力ラッチ
書き込みおよび読み出し動作のトリガー 立ち上がりクロック・エッジ 立ち上がりクロック・エッジ 立ち上がりクロック・エッジ
同一ポートのRead-During-Write 該当なし 出力ポートはNew Data 、Old Data 、またはDon't Careに設定される 出力ポートはDon't Careに設定される
混合ポートのRead-During-Write 書き込み転送機能
  • ON = New Data
  • OFF = Don't Care
  • シンプル・デュアルポートRAM: 出力ポートはOld DataまたはDon't Careに設定される
  • 真のデュアルポートRAM: 出力ポートはDon't Careに設定される
  • シンプル・クアッドポート: 出力ポートはnew_a_old_bに設定される
出力ポートはNew Data、Old Data、またはDon't Careに設定される
誤り訂正コード (ECC) のサポート
  • ×64幅のシンプル・デュアルポート・モードの内蔵サポート
  • x32幅のシンプル・デュアルポート・モードの内蔵サポート
  • パリティ・ビット

該当なし
Force-to-Zero 該当なし サポートされる 該当なし
コヒーレント読み出しメモリー 該当なし サポートされる 該当なし
フリーズロジック 該当なし サポートされる 該当なし
真のデュアルポート (TDP) のデュアルクロック・エミュレーター 該当なし サポートされる 該当なし
レベル 2 の表題