インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 1/08/2021
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテルAgilexエンベデッド・メモリーのIPのリファレンス 5. インテルAgilexエンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテルAgilexエンベデッド・メモリーの機能
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテルAgilexエンベデッド・メモリーのクロックモード 2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. 真のデュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブルの制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテルAgilexエンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. 選択するメモリーブロックの検討 3.2. 同時読み出し動作の検討 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリー初期化の検討 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他の制御信号の同時変更に関する制限 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス x
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel FPGA IP
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア x
4.1.1. RAMおよびROMのインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーターの設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOの先行表示モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーECC機能向けガイドライン 4.3.16. FIFO Intel FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel FPGA IP x
4.4.1. Shift Register (RAM-based) Intel FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス
5. インテルAgilexエンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.3.13. デザイン例

このデザイン例では、ROMからのデータをRAMに転送する必要があります。ROMとRAMは無関係のクロックで駆動されていると仮定すると、DCFIFOを使用して、非同期クロックドメイン間でデータを効果的に転送することができます。
図 41. コンポーネント・ブロックと信号の相互通信次の図は、コンポーネント・ブロックとそれらの信号の相互通信を示しています。
注: DCFIFOの機能でECC機能が有効になっており、M20Kを使用して実装されています。
注: DCFIFOの機能はどちらも、非同期のデータ転送の問題 (準安定状態の影響) のみを処理することができます。コントローラーを使用し、ROM、DCFIFO、およびRAM間のデータのバッファリング・プロセスを管理および監視することが必要です。このデザイン例では、書き込み制御ロジック (write_control_logic.v) と読み出し制御ロジック (read_control_logic.v) を提供しています。これらのロジックはDCFIFOの仕様でコンパイルされており、DCFIFOとの間の有効な書き込みまたは読み出し要求を制御します。
注: このデザイン例は、機能の動作で検証されており、タイミング解析とゲートレベルのシミュレーションは行われていません。デザインのコーディング (書き込みコントローラーと読み出しコントローラーのステートマシンなど) は最適化されていない可能性があります。このデザイン例の目的は、IPコアの使用方法 (特に、データのバッファリング・アプリケーションでの制御信号について) を示すことであり、デザインのコーディングおよび検証プロセスを示すことではありません。

このデザイン例のDCFIFOの設定を取得するには、デザインファイル (dcfifo8x32.v) からパラメーターの設定を参照してください。

以降のセクションでは、個別のシミュレーション波形が提供されており、DCFIFOから受信する信号に関して、書き込み制御ロジックおよび読み出し制御ロジックで制御信号を生成する方法を説明しています。

注: 内容をより理解するため、シミュレーションの波形についての説明を確認する際は、上の図の信号名を参照してください。
注: 以降の図と表で示されている信号はすべて、次の数値形式で示されています。
  • バイナリー形式の信号値: reset、trclk、fifo_wrreq、fifo_wrfull
  • HEX形式の信号値: rom_addr、rom_out、fifo_in
図 42. DCFIFO機能への初期の書き込み操作
表 50.  DCFIFO機能への初期の書き込み操作における波形の説明
状態 説明
IDLE

10nsに達する前にreset信号がHighになり、書き込みコントローラーがIDLE状態になっています。IDLE状態時に、書き込みコントローラーはfifo_wrreq信号をLowに駆動し、rom_addr=00からのデータの読み出しを要求します。ROMはレジスターされない出力を保有するようにコンフィグレーションされているため、rom_out信号は、リセットに関係なくrom_addr信号からのデータをすぐに表示します。rom_out信号は、DCFIFOのレジスターされる入力ポートであるfifo_in信号に直接接続されているため、レイテンシーが短縮します。この場合、データ (0000000000000000000000000000000000000000000000000000000000000001) は常に安定しています。また、WRITE状態でfifo_wrreq信号がHighになり、DCFIFOに書き込まれるまで保留されます。

WRITE

リセット信号のデアサート後、fifo_wrfull信号がLowの場合に、書き込みコントローラーはIDLE状態からWRITE状態に移行します。WRITE状態では、書き込みコントローラーはfifo_wrreq信号をHighに駆動し、DCFIFOへの書き込み操作を要求します。データは、DCFIFOに組み込まれているECCブロックを介してエンコードされます。rom_addr信号は変化しないため (00)、DCFIFOがクロックの次の立ち上がりエッジで実際にデータを書き込む前に、データは少なくとも1クロックサイクルの間安定します。

INCADR

rom_addr信号がffに達していない (つまり、ROMからの最後のデータが読み出されていない) 場合に、書き込みコントローラーはWRITE状態からINCADR状態に移行します。INDADR状態では、書き込みコントローラーはfifo_wrreq信号をLowに駆動し、rom_addr信号を1増やします (00から01)。

- fifo_wrfull信号がLowで、rom_addr信号がffに達していない場合は、IDLE状態とWRITE状態で説明されている状態遷移が続きます。
図 43. DCFIFO機能からの初期の読み出し操作
表 51.  DCFIFO機能からの初期の読み出し操作における波形の説明
状態 説明
IDLE

35nsに達する前に、読み出しコントローラーはIDLE状態になっています。これは、リセット信号がLowであっても (波形には示されていません)、fifo_rdempty信号がHighであるために起こります。IDLE状態の際は、ram_addr = ffであり、INCADR状態でのRAMアドレスの増分に対応します。そのため、最初に読み出されるデータは、WRITE状態の際にram_addr = 00に格納されます。

INCADR

fifo_rdempty信号がLowの場合に、読み出しコントローラーはIDLE状態からINCADR状態に移行します。INCADR状態では、読み出しコントローラーはfifo_rdreq信号をHighに駆動し、DCFIFOからの読み出し操作を要求します。データはデコードされ、eccstatusではデータのステータスが示されます。エラーが検出されなかった場合は00、シングルビット・エラーが検出されて訂正された場合は10、訂正不可能なエラーの場合は11として示されます。ram_addr信号が1増加するため (ffから00)、読み出しデータをram_addr = 00でRAMに書き込むことができます。

WRITE

INCADR状態の場合、読み出しコントローラーは常にクロックの次の立ち上がりエッジでWRITE状態に移行します。WRITE状態の際は、ram_wren信号をHighに駆動し、RAMへのデータ書き込みをram_addr = 00で可能にします。同時に、読み出しコントローラーはram_rden信号をHighに駆動するため、新しく書き込まれたデータがクロックの次の立ち上がりエッジでqに出力されます。また、word_count信号を1に引き上げ、DCFIFOから正常に読み出されたワード数を示します。

--

fifo_rdempty信号がLowの場合は、INCADR状態とWRITE状態で説明されている状態遷移が続きます。

図 44. DCFIFOがフルの場合の書き込み操作
表 52.  DCFIFOがフルの場合の書き込み操作における波形の説明
状態 説明
INCADR

書き込みコントローラーがINCADR状態の際にfifo_wrfull信号がアサートされると、書き込みコントローラーはクロックの次の立ち上がりエッジでWAIT状態に移行します。

WAIT

WAIT状態の際に、書き込みコントローラーはrom_addr信号 (08) を保持するため、書き込みコントローラーがWRITE状態に移行すると、それぞれのデータはDCFIFOに書き込まれます。

fifo_wrfull信号でHighの状態が続いている場合、書き込みコントローラーはWAIT状態を維持します。fifo_wrfullがLowになると、書き込みコントローラーはかならず、クロックの次の立ち上がりエッジでWAIT状態からWRITE状態に移行します。

WRITE

WRITE状態の際は、書き込みコントローラーのみがfifo_wrreq信号をHighに駆動し、以前に保持されていたアドレス (08) からDCFIFOにデータを書き込む書き込み操作を要求します。rom_addr信号がffに達していない場合はかならず、クロックの次の立ち上がりエッジでINCADR状態に移行します。

--

fifo_wrfull信号がHighの場合は、INCADR、WAIT、WRITE状態で説明されている状態遷移が続きます。

図 45. ROMからDCFIFOへのデータ転送の完了
表 53.  ROMからDCFIFOへのデータ転送完了時の波形の説明
状態 説明
WRITE 書き込みコントローラーが WRITE状態で、rom_addr = ffの場合、書き込みコントローラーはfifo_wrreq信号をHighに駆動し、DCFIFOへの最後の書き込み操作を要求します。データ100は、ROMに格納されている最後のデータで、DCFIFOに書き込まれるものです。クロックの次の立ち上がりエッジで、書き込みコントローラーはDONE状態に移行します。
DONE DONE状態の場合、書き込みコントローラーはfifo_wrreq信号をLowに駆動します。
-- 受信ドメインの読み出しコントローラーは読み出し操作を継続して実行するため、fifo_wrfull信号がデアサートされます。ただし、fifo_wrfull信号は、受信ドメインからの読み出し要求後にのみデアサートされます。これは、DCFIFOのレイテンシー (rdreq信号とwrfull信号) によるものです。
図 46. DCFIFOからRAMへのデータ転送の完了

fifo_rdempty信号がアサートされ、DCFIFOが空であることを示します。読み出しコントローラーは、fifo_rdreq信号をLowに駆動し、ram_addr =ffで最後のデータ100の書き込みを可能にします。word_count信号は256 (10進数) に増加し、ROMからの256ワードのデータがすべて正常にRAMに転送されたことを示します。

RAMに書き込まれる最後のデータは、q出力で表示されます。

注: 結果を確認するには、qの出力をデザイン例で提供されているrom_initdata.hexファイルのデータと比較します。 インテル® Quartus® Prime開発ソフトウェアでファイルを開き、ワードサイズを256ビットとして選択します。qの出力には、ファイルと同じデータが表示されている必要があります。
レベル 2 の表題