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2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート
2.5. インテルAgilexエンベデッド・メモリーのクロックモード
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション
2.7. Force-to-Zero
2.8. コヒーレント読み出しメモリー
2.9. フリーズロジック
2.10. 真のデュアルポートのデュアルクロック・エミュレーター
2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.12. M20Kブロックのタイミングまたは消費電力最適化の機能
2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
4.3.1. FIFO Intel FPGA IPのリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFOの機能におけるタイミング要件
4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング
4.3.6. FIFOの出力ステータスフラグとレイテンシー
4.3.7. FIFOの準安定状態の保護および関連オプション
4.3.8. FIFOの同期クリアと非同期クリアの影響
4.3.9. SCFIFOおよびDCFIFOの先行表示モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFOのタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーECC機能向けガイドライン
4.3.16. FIFO Intel FPGA IPのパラメーター
4.3.17. リセットスキーム
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3.2. 同時読み出し動作の検討
インテルAgilexエンベデッド・メモリー・ブロックは、破損しているハードウェア動作と破損していないハードウェア動作の両方を、同じアドレスでの二重同時書き込み動作を使用して提供します。この機能は、真のデュアルポート・モードとシングル・クアッドポート・モードでメモリーブロックを使用する場合に適用されます。
デフォルトで、メモリーブロックは、同じアドレスでの二重同時書き込み時に破損します。メモリーブロック内の破損していないハードウェア動作を表示するには、ユーザー定義オプションの「ENA_NON_CORRUPT=1」をシミュレーターのセットアップ・スクリプトに含めます。
二重同時書き込みが発生すると、物理エミュレーションでは、時分割りの多重方式を使用して、ポートAとポートBを同じデータ幅で多重化します。このシーケンスでは、ポートBの値が最初に書き込まれ、その後、同じアドレスでポートAの値が書き込まれます。その結果、ポートAの値がメモリーに書き込まれます。