インテル® Agilex™ エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 1/08/2021
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ドキュメント目次
ドキュメント目次 x
1. インテルAgilexエンベデッド・メモリーの概要 2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 4. インテルAgilexエンベデッド・メモリーのIPのリファレンス 5. インテルAgilexエンベデッド・メモリーのデバッグ 6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. インテルAgilexエンベデッド・メモリーの概要 x
1.1. インテルAgilexエンベデッド・メモリーの機能
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能 x
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.2. アドレス・クロック・イネーブルのサポート 2.3. 非同期クリアと同期クリア 2.4. メモリーブロックの誤り訂正コード (ECC) のサポート 2.5. インテルAgilexエンベデッド・メモリーのクロックモード 2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション 2.7. Force-to-Zero 2.8. コヒーレント読み出しメモリー 2.9. フリーズロジック 2.10. 真のデュアルポートのデュアルクロック・エミュレーター 2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.12. M20Kブロックのタイミングまたは消費電力最適化の機能 2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.1.1. バイト・イネーブルの制御 2.1.2. データバイト出力 2.1.3. バイト・イネーブルの動作
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.4.1. パリティービット 2.4.2. ECCのパリティーフリップ 2.4.3. ECC Read-During-Writeの動作 2.4.4. 誤り訂正コードの真理値
2.5. インテルAgilexエンベデッド・メモリーのクロックモード x
2.5.1. シングル・クロック・モード 2.5.2. 読み出し/書き込みクロックモード 2.5.3. 入力/出力クロックモード 2.5.4. クロックモードにおける非同期/同期クリア 2.5.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.5.6. クロックモードにおける独立したクロックイネーブル
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション x
2.6.1. 混合幅のポート・コンフィグレーション
2.8. コヒーレント読み出しメモリー x
2.8.1. 転送ロジック
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項 x
3.1. 選択するメモリーブロックの検討 3.2. 同時読み出し動作の検討 3.3. Read-During-Write動作のカスタマイズ 3.4. 電源投入時の状態とメモリー初期化の検討 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他の制御信号の同時変更に関する制限 3.8. インテル® Quartus® Prime開発ソフトウェアにおけるメモリーの高度な設定
3.3. Read-During-Write動作のカスタマイズ x
3.3.1. 同一ポートのRead-During-Writeモード 3.3.2. 混合ポートのRead-During-Writeモード
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス x
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア 4.2. eSRAM Intel Agilex FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel FPGA IP
4.1. RAMおよびROMのオンチップ・メモリー・インテルFPGA IPコア x
4.1.1. RAMおよびROMのインテルFPGA IPのリリース情報 4.1.2. RAM: 1-PORT Intel FPGA IPのパラメーター 4.1.3. RAM: 2-PORT Intel FPGA IPのパラメーター 4.1.4. RAM: 4-PORT Intel FPGA IPのパラメーター 4.1.5. ROM: 1-PORT Intel FPGA IPのパラメーター 4.1.6. ROM: 2-PORT Intel FPGA IPのパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAMおよびROMのインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーターの設定
4.2. eSRAM Intel Agilex FPGA IP x
4.2.1. eSRAM Intel Agilex FPGA IPのリリース情報 4.2.2. eSRAMシステムの機能 4.2.3. eSRAM Intel Agilex FPGA IPのパラメーター 4.2.4. eSRAM Intel Agilex FPGA IPのインターフェイス信号 4.2.5. eSRAMのタイミング図
4.2.2. eSRAMシステムの機能 x
4.2.2.1. eSRAMの仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel FPGA IPのリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFOの機能におけるタイミング要件 4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング 4.3.6. FIFOの出力ステータスフラグとレイテンシー 4.3.7. FIFOの準安定状態の保護および関連オプション 4.3.8. FIFOの同期クリアと非同期クリアの影響 4.3.9. SCFIFOおよびDCFIFOの先行表示モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFOのタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーECC機能向けガイドライン 4.3.16. FIFO Intel FPGA IPのパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDLのコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFOの信号 4.3.3.5. FIFOのパラメーター設定
4.3.8. FIFOの同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFOコンパイル時の回復と削除のタイミング違反警告
4.3.11. DCFIFOのタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDCコマンド
4.4. Shift Register (RAM-based) Intel FPGA IP x
4.4.1. Shift Register (RAM-based) Intel FPGA IPのリリース情報 4.4.2. Shift Register (RAM-based) Intel FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel FPGA IPの基本的な説明 4.4.4. Shift Register (RAM-based) Intel FPGA IPのパラメーターの設定 4.4.5. シフト・レジスター・ポートとパラメーターの設定
1. インテルAgilexエンベデッド・メモリーの概要
2. インテルAgilexエンベデッド・メモリーのアーキテクチャーと機能
3. インテルAgilexエンベデッド・メモリーのデザインに関する考慮事項
4. インテルAgilexエンベデッド・メモリーのIPのリファレンス
5. インテルAgilexエンベデッド・メモリーのデバッグ
6. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. インテル® Agilex™ エンベデッド・メモリー・ユーザーガイドの改訂履歴

2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル

インテルAgilexのエンベデッド・メモリー・ブロックは、バイト・イネーブルの制御をサポートします。
  • バイト・イネーブルの制御では入力データをマスクするため、データの特定のバイトのみが書き込まれます。書き込まれないバイトでは、以前に書き込まれた値が保持されます。
  • 書き込みイネーブル (wren) 信号は、バイト・イネーブル (byteena) 信号とともにエンベデッド・メモリー・ブロック上の書き込み動作を制御します。デフォルトで、byteena信号はHigh (有効) になっており、wren信号のみが書き込みを制御します。
  • バイト・イネーブル・レジスターにはclearポートがありません。
  • byteena信号のLSBはデータバスのLSBに対応します。
  • バイト・イネーブル信号はアクティブHigh です。
レベル 2 の表題