インテルのみ表示可能 — GUID: jbr1444415677885
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1.8.1.1. Verilog HDL Inputの設定 (設定ダイアログボックス)
Assignments > Settings > Verilog HDL Inputをクリックして、Verilog HDL入力ファイルの合成オプションを指定します。
図 46. Verilog HDL Inputの設定ダイアログボックス
| 設定 |
説明 |
|---|---|
| Verilog Version |
合成に指示して、Verilog HDL入力デザインファイルの処理を指定規格を使用して行います。サポート言語規格の選択は、Verilog HDLファイルまたはSystemVerilogデザインファイルと一致させてください。 |
| Library Mapping File |
オプションで、用意されているLibrary Mapping File (.lmf) を指定して、そのファイルをVerilog HDLファイルの合成に使用することができます。このVerilog HDLファイルに含まれているインテルFPGA以外の機能は、IPコアにマッピングされています。LMFのフルパス名の指定は、File nameボックスで行ってください。 |
| Verilog HDL Macro | Verilog HDLマクロは、プリコンパイラー・ディレクティブです。これをVerilog HDLファイルに追加して、定数、フラグ、またはその他の機能の定義をNameおよびSettingで行うことができます。追加したマクロは、Existing Verilog HDL macro settingsリストに表示されます。 |