インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル

ID 683236
日付 12/16/2019
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ドキュメント目次

1.2.1. 合成の実行

デザイン合成は、フルコンパイルの一部として、または独立したプロセスとして実行します。合成を実行する前に、合成処理を制御する設定を指定します。Messagesウィンドウに動的に表示されるのは、処理情報、警告、またはエラーです。Analysis & Synthesisに続いて、Synthesis レポートによってプロジェクトの合成に関する詳細情報が提供されます。合成を実行するには、次の手順を実行します。
  1. コンパイル用の有効なデザインファイルを含む インテル® Quartus® Primeプロジェクトを作成するか開きます。
  2. 合成の実行前に、合成に影響を与える設定と制約を次のとおり指定します。
    • Verilog HDL入力ファイルの合成オプションを指定するには、Assignments > Settings > Verilog HDL Inputの順にクリックします。
    • VHDL入力ファイルの合成オプションを指定するには、Assignments > Settings > VHDL Inputの順にクリックします。
    • コンパイル処理時間に影響するオプションを指定するには、Assignments > Settings > Compilation Process Settingsの順にクリックします。
    • Compilerのハイレベルの最適化方法やその他のオプションを指定するには、Assignments > Settings > Compiler Settingsの順にクリックします。最適化モード に従って最適化目標を指定します 。
    • Compiler Settingsのページで、Enable Intermediate Fitter Snapshotsオプションをイネーブルまたはディスエーブルして、Plan、Place、Route、およびRetimeステージのスナップショットの保持をフルコンパイルの実行回ごとに行います。Compilerによる中間スナップショットの生成は、デフォルトでは行われません。
    • 高度な合成設定を指定するには、Assignments > Settings > Compiler Settingsの順にクリックした後、Advanced Settings (Synthesis)をクリックします。
    • フラクタル合成のイネーブルは、DSPリソースをすべて使い果たす算術集約型デザインに対して検討してください。これは、フラクタル合成の最適化 のガイドラインに従って行います。
  3. 合成を実行するには、Compilation DashboardのSynthesisをクリックします。