インテルのみ表示可能 — GUID: mwh1410471200892
Ixiasoft
2.7. スタティック・タイミング解析時間の短縮
タイミング駆動型合成を実行している場合、 インテル® Quartus® Prime開発ソフトウェアによるTiming Analyzerは、Analysis and Synthesis中に実行されます。
インテル® Quartus® Prime Fitterではまた、Timing Analyzerを配置配線中に実行します。不正確な制約が Synopsys* Design Constraints File (.sdc) にある場合、 インテル® Quartus® Prime開発ソフトウェアでは、不必要な時間を費やして何度も制約を処理する場合があります。
- デザインにフォールスパスやマルチサイクル・パスを指定しない場合、Timing Analyzerで解析するパスは、デザインに関連のないものである可能性があります。
- .sdc ファイルの制約を再定義した場合、Timing Analyzerではさらに時間をかけて処理することがあります。このような状況を回避するには、Synopsisデザイン制約が再定義されていることをコンパイルメッセージで確認し、.sdc ファイルを更新します。
- デザインには必ず正しいタイミング制約を指定してください。これは、どのパスをフォールスパスやマルチサイクル・パスと見なすなどのデザインの意図は、ソフトウェアでは想定できないためです。このようなアサインメントを正しく指定すれば、Timing Analyzerによってそのパスの解析はスキップし、Fitterによって余分な時間を費やしてそのパスの最適化を行うことはありません。