インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル

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ID 683236
日付 12/16/2019
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル A. インテル® Quartus® Primeプロ・エディションユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. デザイン合成 1.3. デザインの配置配線 1.4. インクリメンタル最適化のフロー 1.5. Hyper-Awareデザインフロー 1.6. フルコンパイルのフロー 1.7. コンパイル結果のエクスポート 1.8. 合成言語サポート 1.9. Compilerの最適化手法 1.10. Synthesis Settingsのリファレンス 1.11. Fitter Settingsのリファレンス 1.12. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層
1.2. デザイン合成 x
1.2.1. 合成の実行 1.2.2. 合成レポートの表示
1.2.1. 合成の実行 x
1.2.1.1. 合成中のレジスターの保持
1.3. デザインの配置配線 x
1.3.1. Compilation Dashboardの使用 1.3.2. Fitterの実行 1.3.3. Fitterレポートの表示
1.3.2. Fitterの実行 x
1.3.2.1. Fitterコマンド 1.3.2.2. 物理合成の最適化のイネーブル
1.3.3. Fitterレポートの表示 x
1.3.3.1. Plan Stageレポート 1.3.3.2. Place Stageレポート 1.3.3.3. Route Stageレポート 1.3.3.4. Retime Stageレポート 1.3.3.5. Retime Stageのレポート
1.3.3.2. Place Stageレポート x
1.3.3.2.1. Global Signal Visualizationレポート
1.3.3.3. Route Stageレポート x
1.3.3.3.1. Global Router Wire Utilization Mapレポート
1.4. インクリメンタル最適化のフロー x
1.4.1. 合成またはフィッティング中の同時解析 1.4.2. Compiler のスナップショットの解析 1.4.3. Early Placeフロー 1.4.4. Planステージ後のペリフェラル (I/O) の検証
1.4.3. Early Placeフロー x
1.4.3.1. Early Place後のクロック・プランニング 1.4.3.2. Early Place後のlate_placeの実行
1.5. Hyper-Awareデザインフロー x
1.5.1. ステップ1 : レジスターのリタイミングを実行する 1.5.2. ステップ2 : リタイミング結果を確認する 1.5.3. ステップ3 : Fast ForwardコンパイルおよびHyper-Retimingを実行する 1.5.4. ステップ4 : Hyper-Retiming結果を確認する 1.5.5. ステップ5 : Fast Forwardの推奨事項を実装する
1.5.2. ステップ2 : リタイミング結果を確認する x
1.5.2.1. クリティカル・チェーンの検索
1.5.3. ステップ3 : Fast ForwardコンパイルおよびHyper-Retimingを実行する x
1.5.3.1. HyperFlex Settings
1.5.4. ステップ4 : Hyper-Retiming結果を確認する x
1.5.4.1. Clock Fmax Summaryレポート 1.5.4.2. Fast Forward Detailsレポート
1.5.5. ステップ5 : Fast Forwardの推奨事項を実装する x
1.5.5.1. リタイミングの制限と対処方法
1.7. コンパイル結果のエクスポート x
1.7.1. バージョン互換のコンパイル・データベースのエクスポート 1.7.2. バージョン互換のコンパイル・データベースのエクスポート 1.7.3. デザイン・パーティションの作成 1.7.4. デザイン・パーティションのエクスポート 1.7.5. デザイン・パーティションの再利用 1.7.6. Quartusデータベース・ファイル情報の表示 1.7.7. コンパイル結果の消去
1.7.6. Quartusデータベース・ファイル情報の表示 x
1.7.6.1. QDBファイルの属性タイプ
1.8. 合成言語サポート x
1.8.1. VerilogおよびSystemVerilog合成のサポート 1.8.2. VHDL合成のサポート
1.8.1. VerilogおよびSystemVerilog合成のサポート x
1.8.1.1. Verilog HDL Inputの設定 (設定ダイアログボックス) 1.8.1.2. デザイン・ライブラリー 1.8.1.3. Verilog HDLコンフィグレーション 1.8.1.4. 初期コンストラクトおよびメモリー・システム・タスク 1.8.1.5. Verilog HDLのマクロ
1.8.1.3. Verilog HDLコンフィグレーション x
1.8.1.3.1. 階層デザインのコンフィグレーション
1.8.2. VHDL合成のサポート x
1.8.2.1. VHDL HDL入力設定 (設定ダイアログボックス) 1.8.2.2. VHDL規格ライブラリーおよびパッケージ 1.8.2.3. VHDL waitコンストラクト
1.9. Compilerの最適化手法 x
1.9.1. 最適化モード 1.9.2. レジスターのリタイミングの許可 1.9.3. 自動ゲートクロック変換 1.9.4. 中間のFitterステージのスナップショットのイネーブル 1.9.5. Fast Preserveオプション 1.9.6. フラクタル合成の最適化
1.9.6. フラクタル合成の最適化 x
1.9.6.1. フラクタル合成のイネーブルとディスエーブル
1.10. Synthesis Settingsのリファレンス x
1.10.1. Advanced Synthesis Settings
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. Compilation Time Advisor 2.3. 合計コンパイル時間の短縮方法 2.4. 合成時間および合成ネットリスト最適化時間の短縮 2.5. 配置時間の短縮 2.6. 配線時間の短縮 2.7. スタティック・タイミング解析時間の短縮 2.8. プロセスの優先順位の設定 2.9. コンパイル時間の短縮の改訂履歴
2.3. 合計コンパイル時間の短縮方法 x
2.3.1. Rapid Recompileの実行 2.3.2. マルチプロセッサー・コンパイルのイネーブル 2.3.3. ブロックベースのコンパイルの使用 2.3.4. レジスターのパワーアップ初期化のディスエーブル
2.4. 合成時間および合成ネットリスト最適化時間の短縮 x
2.4.1. 合成時間および合成ネットリスト最適化時間の短縮の設定 2.4.2. 適切なコーディング・スタイルを使用した合成時間の短縮
2.5. 配置時間の短縮 x
2.5.1. Placement Effort Multiplierの設定
2.6. 配線時間の短縮 x
2.6.1. Chip Plannerによる配線の輻輳の特定
2.6.1. Chip Plannerによる配線の輻輳の特定 x
2.6.1.1. 配線の輻輳がある領域 2.6.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル
A. インテル® Quartus® Primeプロ・エディションユーザーガイド

2.9. コンパイル時間の短縮の改訂履歴

ドキュメント・バージョン インテル® Quartus® Prime バージョン 変更内容
2019.11.11 19.3.0
  • 「ブロックベースのコンパイルの使用」の項にFast Preserveオプションのサポートを追加しました。
2019.09.30 19.3.0
  • インテル® Agilex™ デバイスに対するサポートを文書全体に追加しました。
2019.07.02 19.1 レジスターなしの初期化フローの使用の項を追加しました。
2018.10.19 18.1.0
  • Enable Intermediate Fitter SnapshotsオプションでのRapid Recompileの依存関係について説明しました。
2017.11.06 17.1.0
  • ブロックベースのコンパイルの使用の項を追加しました。
日付 バージョン 変更内容
2017.05.08 17.0.0
  • マルチプロセッサー・コンパイルの適合品質に対する影響を明確にしました。
  • 非推奨のFitter Effort Logicオプションへの参照を削除しました。
  • インクリメンタル・コンパイルによる配線の保持の項を削除しました。
2016.10.31 16.1.0
  • インテルにブランド名を変更しました。
2016.05.02 16.0.0
  • 複数のプロセッサーでの並列コンパイルの使用のタイプミスを訂正しました。
  • 非推奨の物理合成オプションに関する情報を削除しました。
2015.11.02 15.1.0 Quartus IIのインスタンスを インテル® Quartus® Prime に変更しました。
2014.12.15 14.1.0
  • Fitter Settings、Analysis & Synthesis Settings、およびPhysical Synthesis Optimizations to Compiler Settingsの場所を更新しました。
  • Rapid Recompile機能についての情報を追加しました。

2014.08.18

14.0a10.0

Arria 10デバイスのスマートコンパイルに関する制約を追加しました。
2014年6月 14.0.0 フォーマットを更新しました。
2013年5月 13.0.0 「Limit to One Fitting Attempt」、「Using Early Timing Estimation」、「Final Placement Optimizations」、および「Using Rapid Recompile」の項を削除しました。

「Placement Effort Multiplier Settings」の項を更新しました。

「Identifying Routing Congestion in the Chip Planner」の項を更新しました。

章全体で一般的な編集上の変更を行いました。
2012年6月 12.0.0 サーベイリンクを削除しました。
2011年11月 11.0.1 テンプレートを更新しました。
2011年5月 11.0.0
  • 「Using Parallel Compilation with Multiple Processors」のタイプミスを訂正しました。
  • 「Identifying Routing Congestion in the Chip Planner」を更新しました。
  • 章全体で一般的な編集上の変更を行いました。
2010年12月 10.1.0
  • テンプレートを更新しました。
  • 相互接続のピークと平均の使用率に関する詳細を追加しました。
  • 新しい「Reducing Static Timing Analysis Time」の項を追加しました。
  • 章全体に軽微な変更を行いました。
2010年7月 10.0.0 初版
レベル 2 の表題