インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル

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ID 683236
日付 12/16/2019
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル A. インテル® Quartus® Primeプロ・エディションユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. デザイン合成 1.3. デザインの配置配線 1.4. インクリメンタル最適化のフロー 1.5. Hyper-Awareデザインフロー 1.6. フルコンパイルのフロー 1.7. コンパイル結果のエクスポート 1.8. 合成言語サポート 1.9. Compilerの最適化手法 1.10. Synthesis Settingsのリファレンス 1.11. Fitter Settingsのリファレンス 1.12. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層
1.2. デザイン合成 x
1.2.1. 合成の実行 1.2.2. 合成レポートの表示
1.2.1. 合成の実行 x
1.2.1.1. 合成中のレジスターの保持
1.3. デザインの配置配線 x
1.3.1. Compilation Dashboardの使用 1.3.2. Fitterの実行 1.3.3. Fitterレポートの表示
1.3.2. Fitterの実行 x
1.3.2.1. Fitterコマンド 1.3.2.2. 物理合成の最適化のイネーブル
1.3.3. Fitterレポートの表示 x
1.3.3.1. Plan Stageレポート 1.3.3.2. Place Stageレポート 1.3.3.3. Route Stageレポート 1.3.3.4. Retime Stageレポート 1.3.3.5. Retime Stageのレポート
1.3.3.2. Place Stageレポート x
1.3.3.2.1. Global Signal Visualizationレポート
1.3.3.3. Route Stageレポート x
1.3.3.3.1. Global Router Wire Utilization Mapレポート
1.4. インクリメンタル最適化のフロー x
1.4.1. 合成またはフィッティング中の同時解析 1.4.2. Compiler のスナップショットの解析 1.4.3. Early Placeフロー 1.4.4. Planステージ後のペリフェラル (I/O) の検証
1.4.3. Early Placeフロー x
1.4.3.1. Early Place後のクロック・プランニング 1.4.3.2. Early Place後のlate_placeの実行
1.5. Hyper-Awareデザインフロー x
1.5.1. ステップ1 : レジスターのリタイミングを実行する 1.5.2. ステップ2 : リタイミング結果を確認する 1.5.3. ステップ3 : Fast ForwardコンパイルおよびHyper-Retimingを実行する 1.5.4. ステップ4 : Hyper-Retiming結果を確認する 1.5.5. ステップ5 : Fast Forwardの推奨事項を実装する
1.5.2. ステップ2 : リタイミング結果を確認する x
1.5.2.1. クリティカル・チェーンの検索
1.5.3. ステップ3 : Fast ForwardコンパイルおよびHyper-Retimingを実行する x
1.5.3.1. HyperFlex Settings
1.5.4. ステップ4 : Hyper-Retiming結果を確認する x
1.5.4.1. Clock Fmax Summaryレポート 1.5.4.2. Fast Forward Detailsレポート
1.5.5. ステップ5 : Fast Forwardの推奨事項を実装する x
1.5.5.1. リタイミングの制限と対処方法
1.7. コンパイル結果のエクスポート x
1.7.1. バージョン互換のコンパイル・データベースのエクスポート 1.7.2. バージョン互換のコンパイル・データベースのエクスポート 1.7.3. デザイン・パーティションの作成 1.7.4. デザイン・パーティションのエクスポート 1.7.5. デザイン・パーティションの再利用 1.7.6. Quartusデータベース・ファイル情報の表示 1.7.7. コンパイル結果の消去
1.7.6. Quartusデータベース・ファイル情報の表示 x
1.7.6.1. QDBファイルの属性タイプ
1.8. 合成言語サポート x
1.8.1. VerilogおよびSystemVerilog合成のサポート 1.8.2. VHDL合成のサポート
1.8.1. VerilogおよびSystemVerilog合成のサポート x
1.8.1.1. Verilog HDL Inputの設定 (設定ダイアログボックス) 1.8.1.2. デザイン・ライブラリー 1.8.1.3. Verilog HDLコンフィグレーション 1.8.1.4. 初期コンストラクトおよびメモリー・システム・タスク 1.8.1.5. Verilog HDLのマクロ
1.8.1.3. Verilog HDLコンフィグレーション x
1.8.1.3.1. 階層デザインのコンフィグレーション
1.8.2. VHDL合成のサポート x
1.8.2.1. VHDL HDL入力設定 (設定ダイアログボックス) 1.8.2.2. VHDL規格ライブラリーおよびパッケージ 1.8.2.3. VHDL waitコンストラクト
1.9. Compilerの最適化手法 x
1.9.1. 最適化モード 1.9.2. レジスターのリタイミングの許可 1.9.3. 自動ゲートクロック変換 1.9.4. 中間のFitterステージのスナップショットのイネーブル 1.9.5. Fast Preserveオプション 1.9.6. フラクタル合成の最適化
1.9.6. フラクタル合成の最適化 x
1.9.6.1. フラクタル合成のイネーブルとディスエーブル
1.10. Synthesis Settingsのリファレンス x
1.10.1. Advanced Synthesis Settings
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. Compilation Time Advisor 2.3. 合計コンパイル時間の短縮方法 2.4. 合成時間および合成ネットリスト最適化時間の短縮 2.5. 配置時間の短縮 2.6. 配線時間の短縮 2.7. スタティック・タイミング解析時間の短縮 2.8. プロセスの優先順位の設定 2.9. コンパイル時間の短縮の改訂履歴
2.3. 合計コンパイル時間の短縮方法 x
2.3.1. Rapid Recompileの実行 2.3.2. マルチプロセッサー・コンパイルのイネーブル 2.3.3. ブロックベースのコンパイルの使用 2.3.4. レジスターのパワーアップ初期化のディスエーブル
2.4. 合成時間および合成ネットリスト最適化時間の短縮 x
2.4.1. 合成時間および合成ネットリスト最適化時間の短縮の設定 2.4.2. 適切なコーディング・スタイルを使用した合成時間の短縮
2.5. 配置時間の短縮 x
2.5.1. Placement Effort Multiplierの設定
2.6. 配線時間の短縮 x
2.6.1. Chip Plannerによる配線の輻輳の特定
2.6.1. Chip Plannerによる配線の輻輳の特定 x
2.6.1.1. 配線の輻輳がある領域 2.6.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル
A. インテル® Quartus® Primeプロ・エディションユーザーガイド

1.9.1. 最適化モード

次のオプションで、合成中にCompilerによって行われる最適化作業の焦点を指示します。Balanced方法を指定するか、Performance、Area、Routability、Power、またはCompile Timeを最適化します。Compilerでは、指定した最適化目標をターゲットにします。 この設定は、合成とフィッティングに影響します。
表 17.  Optimization Mode (Compiler Settingsページ)

Optimization Mode

説明

Balanced (normal flow)

Compilerでは、合成を最適化して、タイミング制約を考慮したバランスの良い実装ができるようにします。

High Performance Effort

Compilerでは、配置配線中のタイミング最適化作業を増やし、タイミングに関連したPhysical Synthesisの最適化をイネーブルします (レジスターの最適化設定による)。最適化を追加で行うたびに、コンパイル時間が長くなる可能性があります。
High Performance with Maximum Placement Effort Compilerによる最適化をHigh Performance Effortと同様にイネーブルし、配置最適化作業を追加して行います。
Superior Performance Compilerによる最適化をHigh Performance Effortと同様にイネーブルし、Analysis & Synthesis中にさらに追加で最適化作業を行い、デザイン・パフォーマンスを最大化します。これには、ロジック領域の潜在的な増加が伴います。デザイン使用率がすでに非常に高い場合、このオプションを使用すると、フィッティングが困難になる可能性があります。これは、最適化の全体的な品質に悪影響を及ぼす可能性もあります。
Superior Performance with Maximum Placement Effort Compilerによる最適化をHigh Performance Effortと同様にイネーブルし、配置最適化作業を追加で行います。

Aggressive Area

Compilerでは、デザイン実装に必要なデバイス領域を積極的に削減します。このとき、デザイン・パフォーマンスが犠牲になることがあります。
High Placement Routability Effort Compilerでは、作業量を増やしてデザインの配線を行います。このとき、デザイン領域、パフォーマンス、およびコンパイル時間が犠牲になることがあります。Compilerでは、時間をさらに費やして、配線使用率を削減します。これにより、配線性が向上し、ダイナミック消費電力も節約できます。
High Packing Routability Effort Compilerでは、作業量を増やしてデザインの配線を行います。このとき、デザイン領域、パフォーマンス、およびコンパイル時間が犠牲になることがあります。Compilerでは、時間をさらに費やして、レジスターのパッキングを行います。これにより、配線性が向上し、ダイナミック消費電力も節約できます。
Optimize Netlist for Routability Compilerでは、ネットリストの変更を実装して、配線性を向上させます。このとき、パフォーマンスが犠牲になることがあります。

High Performance Effort

Compilerでは、作業量を増やして低消費電力のために合成を最適化します。High Power Effortでは、合成の実行時間が長くなります。

Aggressive Power

低消費電力のために積極的に合成を最適化します。Compilerでは、指定または最大予測トグルレートで信号の配線使用量をさらに削減し、ダイナミック消費電力を追加で節約しますが、パフォーマンスに影響を与える可能性があります。

Aggressive Compile Time

デザイン実装に必要なコンパイル時間を短縮します。この場合、作業量は減り、パフォーマンスの最適化項目は少なくなります。このオプションでは、一部の詳細レポート機能もディスエーブルします。

注: Aggressive Compile Time をオンにすると、 インテル® Quartus® Prime Settings File (.qsf) 設定がイネーブルされます。これは、ほかの .qsf 設定によるオーバーライドはされません。
注: Design Space Explorer IIの拡張最適化モードのイネーブルを .qsf の割り当てを使用して行い、その後、そのプロジェクト・リビジョンのCompiler Settingsタブを開くと、Compiler Settingsタブの表示で、拡張最適化モードが、Compiler SettingsタブのOptimization Modesのいずれかに戻ることが分かります。
レベル 2 の表題