インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル

ID 683236
日付 12/16/2019
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ドキュメント目次

1.8.1.3.1. 階層デザインのコンフィグレーション

デザインには、1つ以上のコンフィグレーションを持たせることができます。例えば、1つのコンフィグレーションを定義して、サブ階層内の特定のインスタンスで使用するソースコードを指定してから、別のデザインの上位レベルのコンフィグレーションの定義を行うことができます。

例えば、デザインのサブ階層が8ビット加算器であり、RTL Verilogコードによる加算器の記述が rtllib という名前のロジック・ライブラリー内でされているとします。ゲートレベル・コードによる加算器の記述は、gatelib ロジック・ライブラリーでされます。ゲートレベル・コードを加算器の0 (ゼロ) ビットに使用し、RTLレベルコードを他の7ビットに使用する場合、コンフィグレーションは次のようになります。

加算器の0 (ゼロ) ビットのゲートレベル・コード

config cfg1;
design aLib.eight_adder;
default liblist rtllib;
instance adder.fulladd0 liblist gatelib;
endconfig

この8ビット加算器を8回インスタンス化して64ビット加算器を作成する場合は、cfg1 コンフィグレーションを8ビット加算器の最初のインスタンスに対して使用します。これは、他のインスタンスに対しては使用しないでください。この機能を実行するコンフィグレーションは次のとおりです。

8ビット加算器の最初のインスタンスに対する cfg1 コンフィグレーションの使用

config cfg2;
design bLib.64_adder;
default liblist bLib;
instance top.64add0 use work.cfg1:config;
endconfig
注: バインドされていないモジュールの名前は、インスタンスにバインドされているセルの名前と異なる場合があります。