1.11. Fitter Settingsのリファレンス

インテル® Quartus® Primeプロ・エディションユーザーガイド: デザインのコンパイル

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ID 683236

日付 12/16/2019

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1.11. Fitter Settingsのリファレンス

Fitter設定を使用して、デザインの配置配線をカスタマイズします。 Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) をクリックして、Fitter設定にアクセスします。

表 33. Advanced Fitter Settings (1/8)
オプション	説明
ALM Register Packing Effort	ALMをレジスターの配置中にパッキングする際のFitterの積極性をガイドします。このオプションを使用して、セカンダリー・レジスターの場所を増やします。ALMのパッキング密度を上げると、デザインに適合させるために必要なALMの数が減る可能性がありますが、配線の柔軟性とタイミング・パフォーマンスも低下する可能性があります。 Low - Fitterでは、ALMパッキングのコンフィグレーションによって、LUTが、直接接続性のないレジスターと組み合わされるのを回避します。このコンフィグレーションを回避することで、タイミング・パフォーマンスが向上する可能性がありますが、デザインを実装するためのALMの数が増加します。 Medium - Fitterでは、コンフィグレーションによって組み合わせた未接続のLUTとレジスターをALMの場所に実装することを許可します。Fitterでは、ALM内のセカンダリー・レジスターの場所をさらに活用します。 High - Fitterでは、すべての正常かつ望ましいALMパッキングのコンフィグレーションをイネーブルします。デザイン密度が高い場合、Fitterでは、ALMレジスターのパッキング作業を必要に応じて自動的に増やして、デザインが適合できるようにします。
Advanced Physical Synthesis	Physical Synthesisエンジンをイネーブルします。 Physical Synthesisには、フィッティング中の組み合わせ最適化およびシーケンシャル最適化が含まれます。これにより、回路のパフォーマンスを向上させます。
Allow Delay Chains	Fitterでは、最適な遅延チェーンを選択して、t_SUおよびt_COタイミング要件をすべてのI/Oエレメントに対して満たします。このオプションをイネーブルすると、t_SU違反の数が減り、同時に、 t_H 違反が最小限になります。このオプションをイネーブルしても、個々のノードの遅延チェーン設定は上書きされません。
Allow DSP Retiming	DSPブロックを介したリタイミングが可能になります。
	Compilerによるグローバル・リタイミングの実行が、Fitterの早い段階で可能になります。
Allow Hyper-Aware Register Chain Area Optimizations in the FitterAllow Early Global Retiming in the Fitter	一部のバックツーバック・レジスターをHyper Registerに自動的に強制することにより、ALMの使用を削減します。この領域削減方法をオンにすると、パフォーマンスが低下し、コンパイル時間が長くなる可能性があります。
Allow RAM Retiming	RAMブロックを介したリタイミングが可能になります。
Allow Register Duplication	Compilerで、レジスターの複製によるデザイン・パフォーマンスの向上が可能になります。このオプションをイネーブルにすると、Compilerでは、レジスターをコピーし、ファンアウトをこの新しいノードに移動します。この最適化により、配線性が向上し、ファンアウトの多いネット内の総配線ワイヤーの削減ができます。このオプションをディスエーブルすると、レジスターをリタイムする最適化がディスエーブルになります。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスに対してのみ使用可能です。 Allow Early Global
Allow Register Merging	レジスターがデザイン内の他のレジスターと同じ場合、Compilerでそのレジスターを削除できるようになります。このオプションをイネーブルすると、 2 つのレジスターで同じロジックを生成した場合、Compiler では、一方のレジスターを削除し、もう一方のレジスターは、削除した方のレジスターのデスティネーションにファンアウトします。このオプションが役立つのは、意図的に使用した重複レジスターがCompilerによって削除されるのを防止する場合です。レジスターのマージをディスエーブルすると、Compilerでは、レジスターをリタイムする最適化をディスエーブルします。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスに対してのみ使用可能です。
Auto Delay Chains for High Fanout Input Pins	Fitterで、高ファンアウト入力ピンの遅延チェーンの最適化方法が選択できるようになります。このオプションをイネーブルするには、Auto Delay Chainsをイネーブルしてください。このオプションをイネーブルすると、t_SU違反の数が減少する場合がありますが、コンパイル時間が大幅に増加します。これは、Fitterでは、すべてのファンアウトの設定を最適化しようとするためです。
Auto Fit Effort Desired Slack Margin	Fitterで維持するデフォルトのワーストケースのスラックマージンを指定します。デザインのすべてのパスで少なくともこれだけのスラックがある可能性がある場合、Fitterでは、コンパイル時間を短縮するために最適化の作業量を減らします。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスに対してのみ使用可能です。

表 34. Advanced Fitter Settings (2/8)
オプション	説明
Auto Global Clock	Compilerによるグローバルクロック信号の選択ができるようにします。Compilerで選択した信号から、ほとんどのクロック入力をフリップフロップに供給します。この信号は、グローバル配線パス上のデバイス全体で使用可能です。Compilerによって特定の信号がグローバルクロックとして自動的に選択されないようにするには、Global Signalオプションをその特定の信号でOffにします。
Auto Global Register Control Signals	Compilerによるグローバルレジスター制御信号の選択ができるようにします。Compilerで選択した信号から、ほとんどの制御信号入力をフリップフロップ (クロック信号を除く) にグローバル信号として供給します。このグローバル信号は、グローバル配線パス上のデバイス全体で使用可能です。ターゲットのデバイスファミリーに応じて、この制御信号には、非同期クリアおよびロード、同期クリアおよびロード、クロックイネーブル、プリセット信号などがあります。Compilerによって特定の信号がグローバルレジスター制御信号として自動的に選択されないようにするには、Global Signalオプションをその特定の信号でOffにします。
Auto Packed Registers	Compilerによって、レジスターを組み合わせ関数と組み合わせたり、レジスターを実装するために、I/Oセル、RAMブロック、またはDSPブロックをロジックセルの代わりに使用したりできるようにします。このオプションでは、Fitterで、どの程度積極的にレジスターを他の機能ブロックと組み合わせてデザインの領域を削減するかを制御します。通常はAutoまたはSparse Auto設定が適切です。他の設定では、Fitterの柔軟性によるレジスターと他の機能ブロックとの組み合わせを制限します。結果として、フィットしなくなる場合があります。 Auto - Fitterでは、最高のパフォーマンスを適切な領域で達成しようとします。必要に応じて、Fitterでは、追加のロジックを組み合わせて、デザインの領域を現在のデバイス内に縮小します。 Sparse Auto - Fitterでは、最良のパフォーマンスを達成しようとしますが、デバイスの使用率が増える可能性があります。このとき、デバイスロジックの容量は超えません。 Off- Fitterでは、レジスターを他の機能と組み合わせません。Offに設定すると、デザインの領域が大幅に増加し、フィットしなくなる場合があります。 Sparse - Fitterでは、機能を組み合わせて、多くのデザインのパフォーマンスを向上させます。 Normal - Fitterで機能を組み合わせることにより、デザイン・パフォーマンスを最大限に引き出し、領域を削減することが期待されます。 Minimize Area - Fitterでは、無関係な機能を積極的に組み合わせて、デザインの配置に必要な領域を削減しますが、パフォーマンスが犠牲になります。 Minimize Area with Chains - Fitterでは、さらに積極的に、レジスター・カスケード・チェーンの一部である機能またはレジスター・カスケード・チェーンに変換できる機能を組み合わせます。このオプションがOff以外の値に設定されている場合、レジスターでは、I/Oセルと結合してI/Oタイミングを改善します。これが当てはまるのは、Optimize IOC Register Placement For Timingオプションがイネーブルになっている場合です。
Auto RAM to MLAB Conversion	FitterによってAutoブロックタイプのRAMを変換してLABの場所を使用するかどうかを指定します。このオプションの設定がOffの場合、ブロックタイプの設定がMLABになっているMLABセルまたはRAMセルのみで、LABロケーションを使用してメモリーを実装します。
Auto Register Duplication	Fitterによるレジスターの自動複製が、空のロジックセルを含むLAB内で可能になります。このオプションでは、デザインの機能は変更されません。Compilerで、Auto Register Duplication オプションを無視するのは、Logic Cell Insertion -- Logic Duplicationロジックオプションの設定としてOFFを選択した場合です。このオプションをオンにすると、Logic Cell Insertion -- Logic Duplicationロジックオプションを使用してデザインの配線性を改善することができます。ただし、デザインの正式な検証が難しくなる可能性があります。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスに対してのみ使用可能です。

表 35. Advanced Fitter Settings (3/8)
オプション	説明
Enable Auto-Pipelining	自動パイプライン化および遅延の影響を受けないフォールスパス機能をオンにします。この設定を、Assignment EditorのMaximum Additional Pipelining、およびオプションのAdditional Pipelining Group割り当てと併用して、パイプライン・レジスターを指定した場所に自動的に追加します。注: インテル® Stratix® 10およびインテル® Agilex™ デバイスに対してのみ使用可能です。
Enable Bus-Hold Circuitry	デバイス動作中のバスホールド回路をイネーブルします。このオプションがOnの場合、ピンでは、駆動中以外でも、最後のロジックレベルを保持し、高インピーダンスのロジックレベルにはなりません。このオプションは、Weak Pull-Up Resistorデザインと同時には使用しないでください。Fast オプションからCritical Chain Viewerへの配置が可能になります。Compilerでこのオプションを無視するのは、このオプションをピン以外に適用した場合です。
Enable Critical Chain Viewer	クリティカル・チェーンの可視化が、インテル® Stratix® 10およびインテル® Agilex™ デバイスのFast Forward Timing Closure Recommendationsレポートでイネーブルされます。
Equivalent RAM and MLAB Paused Read Capabilities	MLABセルに実装されたRAMに、ブロックRAMに実装されたRAMと同等の一時停止読み出し機能が必要かどうかを指定します。読み出しの一時停止とは、読み出しがディスエーブルになっているときに、最後の読み出し値を維持する機能です。一時停止読み出し機能の違いを許容することにより、Fitterでは、より柔軟にMLABセルを使用してRAMを実装することができます。 Fitterによって、MLABセルを使用して実装するRAMをより柔軟に決定できるようにするには、このオプションをDon't Careに設定します。次のオプションが使用可能です。 Don't Care - FitterによってRAMを変換してMLABセルにすることができます。これは、ブロックRAM実装と同等の一時停止読み出し機能がない場合も可能です。Fitterで生成する情報メッセージは、さまざまな一時停止読み出し機能を備えたRAMに関するものです。 Care - Fitterでは、ブロックRAM実装と同等の一時停止読み出し機能がない限り、RAMをMLABセルに変換しません。
Equivalent RAM and MLAB Power Up	MLABセルに実装されたRAMに、ブロックRAMに実装されたRAMと同等のパワーアップ条件が必要かどうかを指定します。パワーアップ条件が発生するのは、デバイスのパワーアップ時またはグローバルリセット時です。非同等パワーアップ条件を許可すると、Fitterでは、より柔軟にMLABセルを使用してRAMを実装することできます。 Fitterで、MLABセルを使用した実装RAMの決定が最も柔軟にできるようにするには、このオプションの設定をAutoまたはDon't Careにします。次のオプションが使用可能です。 Auto - Fitterでは、RAMを変換してMLABセルにすることができます。これは、MLABセルにブロックRAM実装と同等のパワーアップ条件がない場合も可能です。Fitterで出力する警告メッセージは、非同等パワーアップ条件のRAMに関するものです。 Don't Care - Autoと同じ動作が適用されますが、メッセージは情報メッセージです。 Care - Fitterでは、ブロックRAM実装と同等の一時停止読み出し機能がない限り、RAMをMLABセルに変換しません。
Final Placement Optimizations	Fitterで最終配置の最適化を実行するかどうかを指定します。最終配置の最適化を実行すると、タイミングと配線性が向上する場合がありますが、コンパイル時間が長くなる可能性があります。
Fitter Aggressive Routability Optimizations	Fitterによって積極的に配線性の最適化を行うかどうかを指定します。積極的な配線性の最適化を実行すると、デザイン速度が低下する可能性がありますが、配線ワイヤーの使用率と配線時間も低減される可能性があります。Automatically設定の場合、Fitterでは、積極的な配線性が有益かどうかを決定できます。

表 36. Advanced Fitter Settings (4/8)
オプション	説明
Fitter Effort	フィッティング中の物理合成最適化のレベルを次のとおり指定します。 Auto - Fitter最適化の作業量を調整して、コンパイル時間を最短にします。同時にデザインのタイミング要件を達成します。Auto Fit Effort Desired Slack Marginオプションを使用して、追加のタイミングマージンを達成するために十分な最適化作業を適用します。 Standard - デザインの要件に関係なく作業量が最大限になるため、簡単なデザインではコンパイル時間およびマージンが増えます。より難しいデザインの場合、 Autoおよび Standardでは、両方とも作業量が最大限になります。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスに対してのみ使用可能です。
Fitter Initial Placement Seed	現在のデザインのシードを指定します。値には、負でない整数値を指定できます。デフォルトでは、Fitterはシード1を使用します。 Fitterでは、初期配置コンフィグレーションとしてシードを使用してデザイン配置を最適化し、タイミング要件f_MAX を満たします。シード値が異なると、フィッティング結果も異なるので、異なるシードをいくつか試して、より良いフィット結果が得られるよう試してみてください。デザインに最適なフィッティング結果をもたらすシードが変更されることがあるのは、そのデザインが変更された場合です。また、シードを変更した場合、フィッティングの結果が良くなる場合とならない場合があります。したがって、シードの指定は、Fitterがタイミング要件を少しだけ満たしていない場合にのみ行います。注: Design Space Explorer II (DSEII) を使用して、シードを含む複雑なフロー・パラメーターをインテル® Quartus® Prime開発ソフトウェアでスイープして、デザイン・パフォーマンスを最適化することもできます。
Logic Cell Insertion	Fitterによって2つのノード間へのバッファー・ロジック・セルの自動挿入が、デザインの機能を変更せずにできるようにします。Compilerでは、バッファー・ロジック・セルをデバイス内にある未使用のロジックセルから作成します。また、このオプションにより、Fitterでは、LAB内のロジックセルの複製ができます。これは、使用可能な未使用のロジックセルがLAB内にある場合です。このオプションを使用すると、コンパイル時間が長くなる可能性があります。デフォルト設定のAutoでは、この動作は、デザインからの要求で、この動作がデザインに適合する必要があるときに許可されます。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスに対してのみ使用可能です。
MLAB Add Timing Constraints for Mixed-Port Feed-Through Mode Setting Don't Care	Timing Analyzerによって、タイミング制約の評価を、MLABメモリーブロックの書き込み動作と読み出し動作との間で行うかどうかを指定します。書き込み動作と読み出し動作を同じアドレスで同時実行すると、メタスタビリティーの問題が発生する場合があります。これは、デフォルトではこの2つの動作間にはタイミング制約が存在しないためです。このオプションをオンにすると、MLABメモリーブロックの書き込み動作と読み出し動作との間にタイミング制約が生じて、メタスタビリティーの問題は回避されます。ただし、このオプションをオンにすると、MLABメモリーブロックのパフォーマンスが低下します。デザインによる書き込みと読み出し動作が同じアドレスで同時実行されない場合、このオプションを設定する必要はありません。
Number of Example Nodes Reported in Fitter Messages	Fitterレポートに表示させる最大ノードサンプル数が指定できます。

表 37. Advanced Fitter Settings (5/8)
オプション	説明
Optimize Design for Metastability	この設定により、Mean Time Between Failures (MTBF) が増加し、デザインの信頼性が向上します。この設定をイネーブルすると、Fitterでは、デザイン内のシンクロナイザー・レジスターの出力セットアップ・スラックを増やします。このスラックは、デザインのMTBFを指数関数的に増加させる可能性があります。このオプションが適用できるのは、Timing Analyzerを使用してタイミング駆動のコンパイルを行う場合のみです。Timing Analyzerの `report_metastability` コマンドを使用して、デザインで検出されたシンクロナイザーを確認し、MTBFの見積もりを作成します。
Optimize Hold Timing	Fitterに指示して、デバイス内のホールドタイムを最適化し、タイミング要件と割り当てに合うようにします。次の設定が使用可能です。 I/O Paths and Minimum TPD Paths - Fitterに指示して、次のタイミング要件と割り当てに合うようにします。 I/Oピンからレジスターへのt_H レジスターからI/Oピンへの最小 t_CO I/OピンまたはレジスターからI/Oピンへの最小t_PD All Paths - Fitterに指示して、次のタイミング要件と割り当てに合うようにします。 I/Oピンからレジスターへのt_H from I/O pins to registers. レジスターからI/Oピンへの最小t_CO I/OピンまたはレジスターからI/Oピンへの最小t_PD Optimize Timingロジックオプションをディスエーブルした場合は、Optimize Hold Timingオプションは使用できません。
Optimize IOC Register Placement for Timing	I/Oピンのタイミングを最適化するために、FitterによってレジスターをI/Oに自動的にパックし、遅延を最小限に抑えるかどうかを指定します。 Normal - Fitterでは、レジスターをI/Oに便宜的にパックします。これにより、I/Oタイミングが改善します。 Pack All I/O Registers - Fitterでは、レジスターが入力、出力、または出力イネーブルピンに接続されている場合、それをI/Oに積極的にパックします。ただし、ユーザーの制約またはその他の正当な制限によって妨げらている場合は例外です。 Off - ペリフェラルからコアへの最適化は実行しません。
Optimize Multi-Corner Timing	Fitterへの指示によって、最適化中のすべてのタイミングコーナーを考慮して、タイミング要件を満たします。このタイミング遅延コーナーには、高速コーナータイミングと低速コーナータイミングの両方が含まれます。このオプションはデフォルトでOnです。Fitterでデザインを最適化する際に考慮するのは、低速コーナー遅延のほか、マルチコーナー遅延です。このオプションがOffの場合、Fitterでデザインを最適化する際に考慮するのは、低速コーナー・タイミング・モデル (特定のスピードグレードで最も低速の製造デバイス、低電圧条件で動作) からの低速コーナー遅延のみです。このオプションをOnにすると、通常、プロセス、温度、電圧の変動に対してより堅牢なデザイン実装が作成されます。 Optimize TimingオプションをOffにした場合は、Optimize Multi-Corner Timingオプションは使用できません。
Optimize Timing	Fitterによる最適化によって最大遅延タイミング要件 (クロックサイクル時間など) を満たすかどうかを指定します。このオプションのデフォルト設定は、Normal compilationです。このオプションをOffにすると、相互接続要件が非常に高いデザインをフィットできます。このオプションをOffにすると、コンパイル時間が短縮されますが、タイミング・パフォーマンスが犠牲になります (Fitterによってデザインのタイミング要件が無視されるため)。このオプションがOffの場合、他のFitterタイミング最適化オプションは効果がありません (Optimize Hold Timingなど) 。

表 38. Advanced Fitter Settings (6/8)
オプション	説明
Periphery to Core Placement and Routing Optimization	Fitterによって、ターゲットの配置配線をFPGAコア内のペリフェラル・ロジックとレジスターとの間の直接接続で最適化するかどうかを指定します。次のオプションが使用可能です。 Auto - Fitterでは、転送の自動識別をタイトなタイミングウィンドウで行い、コアレジスターを配置し、ペリフェラルとの間のすべての接続を配線します。Fitterでこの配置配線を決定するのは、実行コアの残りの配置配線の前です。このシーケンスにより、このタイミング・クリティカルな接続によってタイミングが満たされ、配線のの輻輳が回避されます。 On - Fitterによるペリフェラルとコアレジスターとの間のすべての転送の最適化は、タイミング要件に関係なく行われます。このオプションの設定は、グローバルにOnにしないでください。代わりに、Assignment Editorを使用して、ノードまたはエンティティーのターゲットに最適化を割り当てます。 Off - Fitterではペリフェラルからコアへの最適化は実行しません。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスに対してのみ使用可能です。
Physical Placement Effort	高度な物理配置最適化中にFitterによって費やされる作業量を制御します。 HighおよびMaximumの作業量の設定では、配置ソリューションをさらに最適化するため、追加のコンパイル時間が必要になります。
Placement Effort Multiplier	Fitterで配置に費やす相対時間を指定します。デフォルト値は1.0で、有効な値は0より大きくしてください。浮動小数点数を指定すると、配置作業の制御ができます。値を大きくするとCPU時間は増加しますが、配置の品質が向上する可能性があります。例えば、値が「4」の場合は、フィッティング時間が約2倍から4倍長くなりますが、品質は向上します。
Power Optimization During Fitting	Fitterへの指示によってデバイスの総消費電力の削減を目的とした最適化を実行します。電力最適化フィッティングで使用可能な設定は次のとおりです。 Off - 電力最適化は実行しません。 Normal compilation - 電力最適化を実行します。コンパイル時間またはデザイン・パフォーマンスに悪影響を及ぼす可能性は低いと考えられます。 Extra effort - 電力最適化を追加で実行します。デザイン・パフォーマンスに影響したり、コンパイル時間が長くなる可能性があります。

表 39. Advanced Fitter Settings (7/8)
オプション	説明
Programmable Power Maximum High-Speed Fraction of Used LAB Tiles	高速LABタイルの端数の上限を設定します。有効な値は0.0から1.0の間にしてください。デフォルト値は1.0です。値が1.0の場合は、高速タイルの数に制限がないことを意味します。Fitterでは、デザインのタイミング要件を満たすために必要な最小数を使用します。指定値を1.0未満にすると、タイミングの品質が低下する場合があります。これは、タイミング・クリティカルなリソースが低電力モードに強制されるためです。
Programmable Power Technology Optimization	Fitterによるコンフィグレーション方法を制御して、タイルを高速モードまたは低電力モードで動作させます。次のオプションが使用可能です。 Automatic - Fitterによる電力の最小化が、タイミング・パフォーマンスを犠牲にせずに行われることを指定します。 Minimize Power Only - Fitterの設定によって、最大数のタイルを低電力モードで動作させることを指定します。 Force All Used Tiles to High Speed - Fitterの設定によって、すべての使用済みタイルを高速モードで動作させることを指定します。 Force All Tiles with Failing Timing Paths to High Speed - 障害が発生したパスすべてを高速モードに設定します。タイミングに合ったデザインの場合、この設定による動作はAutomatic設定に類似します。障害が発生したデザインでは、パスに負のスラックがある場合、そのパスは高速モードになります。このモードでは、デザイン速度が向上する可能性は低いです。またく、スタティック消費電力が増加する場合があります。このモードは、タイミング・クロージャーのためにデザインし直す必要があるロジックパスを判断するのに役立つ場合があります。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスに対してのみ使用可能です。
Router Timing Optimization Level	ルーターでタイミング要件をどの程度積極的に満たそうとするかを制御します。このオプションをMaximumに設定すると、デザイン速度がわずかに向上しますが、コンパイル時間が長くなります。このオプションをMinimum設定すると、コンパイル時間が短縮されますが、デザイン速度がわずかに遅くなります。デフォルト値はNormalです。
Run Early Place during compilation	フルコンパイル時にEarly

表 40. Advanced Fitter Settings (8 Place Fitterステージをイネーブルします。この設定をオンにすると、Fitterの処理時間が長くなる場合があります。/8)
オプション	説明
Synchronizer Identification	Compilerによって、メタスタビリティー分析に対する同期レジスター・チェーン・レジスターを識別する方法を指定します。同じクロック間にあり、ファンアウトがないレジスターのシーケンスです。同期レジスターチェーンは、別のクロックドメインのピンまたはロジックによって駆動されます。次のオプションが使用可能です。 Off - Timing Analyzerでは、指定されたレジスター、または指定エンティティー内のレジスターは、同期レジスターとして識別しません。 Auto - Timing Analyzerでは、有効な同期レジスターがチェーンの一部であり、そのうち1つ以上のレジスターに組み合わせロジックが含まれない場合、その同期レジスターを識別します。Auto設定を使用して、デザインに含まれる可能性のある同期チェーンのレポートを生成します。 Forced if Asynchronous - Timing Analyzerでは、ソフトウェアで非同期信号転送を検出すると、同期レジスターチェーンを識別します。これは、チェーン内に組み合わせロジックまたは1つのレジスターがしかない場合でも当てはまります。 Forced - Timing Analyzerは、指定レジスター、または指定エンティティー内のすべてのレジスターをシンクロナイザーとして識別します。Forcedオプションの適用は、デザイン全体のみにしてください。それ以外の場合は、デザイン内のすべてのレジスターがシンクロナイザーとして識別されます。 Fitterでは、シンクロナイザーとして識別したレジスターを最適化して、Mean Time Between Failure (MTBF) を向上させます。ただしこれは、Optimize Design for Metastabilityをイネーブルした場合です。同期レジスターチェーンの識別にForcedまたはForced if Asynchronousオプションを使用すると、Timing Analyzerでは、デザインタイミング要件を満たした場合、チェーンのメタスタビリティーMTBFをレポートします。
Treat Bidirectional Pin as Output Pin	Fitterによって双方向ピンを出力ピンとして扱うことを指定します。つまり、入力パスが出力パスからフィードバックされます。
Use Checkered Pattern as uninitialized RAM Content	チェッカーパターンを初期RAMコンテンツとして、すべてのRAMブロックにロードします。このとき、コンテンツの初期化をサポートするRAMコンテンツは指定しません。このオプションをオンにしても、シミュレーションには影響しません。このため、オンチップ動作がシミュレーション結果と異なる場合があります。
Weak Pull-Up Resistor	デバイスがユーザーモードで動作しているとき、弱いプルアップ抵抗をイネーブルします。このオプションでは、高インピーダンス・バス信号をVCCにプルします。このオプションのイネーブルは、Enable Bus-Hold Circuitry オプションと同時にはしないでください。Fitterでこのオプションを無視するのは、ピン以外に適用した場合です。