インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル

ダウンロード PDF
ID 683236
日付 12/16/2019
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル A. インテル® Quartus® Primeプロ・エディションユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. デザイン合成 1.3. デザインの配置配線 1.4. インクリメンタル最適化のフロー 1.5. Hyper-Awareデザインフロー 1.6. フルコンパイルのフロー 1.7. コンパイル結果のエクスポート 1.8. 合成言語サポート 1.9. Compilerの最適化手法 1.10. Synthesis Settingsのリファレンス 1.11. Fitter Settingsのリファレンス 1.12. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層
1.2. デザイン合成 x
1.2.1. 合成の実行 1.2.2. 合成レポートの表示
1.2.1. 合成の実行 x
1.2.1.1. 合成中のレジスターの保持
1.3. デザインの配置配線 x
1.3.1. Compilation Dashboardの使用 1.3.2. Fitterの実行 1.3.3. Fitterレポートの表示
1.3.2. Fitterの実行 x
1.3.2.1. Fitterコマンド 1.3.2.2. 物理合成の最適化のイネーブル
1.3.3. Fitterレポートの表示 x
1.3.3.1. Plan Stageレポート 1.3.3.2. Place Stageレポート 1.3.3.3. Route Stageレポート 1.3.3.4. Retime Stageレポート 1.3.3.5. Retime Stageのレポート
1.3.3.2. Place Stageレポート x
1.3.3.2.1. Global Signal Visualizationレポート
1.3.3.3. Route Stageレポート x
1.3.3.3.1. Global Router Wire Utilization Mapレポート
1.4. インクリメンタル最適化のフロー x
1.4.1. 合成またはフィッティング中の同時解析 1.4.2. Compiler のスナップショットの解析 1.4.3. Early Placeフロー 1.4.4. Planステージ後のペリフェラル (I/O) の検証
1.4.3. Early Placeフロー x
1.4.3.1. Early Place後のクロック・プランニング 1.4.3.2. Early Place後のlate_placeの実行
1.5. Hyper-Awareデザインフロー x
Hyper-Retiming Fast Forwardコンパイル 1.5.1. ステップ1 : レジスターのリタイミングを実行する 1.5.2. ステップ2 : リタイミング結果を確認する 1.5.3. ステップ3 : Fast ForwardコンパイルおよびHyper-Retimingを実行する 1.5.4. ステップ4 : Hyper-Retiming結果を確認する 1.5.5. ステップ5 : Fast Forwardの推奨事項を実装する
1.5.2. ステップ2 : リタイミング結果を確認する x
1.5.2.1. クリティカル・チェーンの検索
1.5.3. ステップ3 : Fast ForwardコンパイルおよびHyper-Retimingを実行する x
1.5.3.1. HyperFlex Settings
1.5.4. ステップ4 : Hyper-Retiming結果を確認する x
1.5.4.1. Clock Fmax Summaryレポート 1.5.4.2. Fast Forward Detailsレポート
1.5.5. ステップ5 : Fast Forwardの推奨事項を実装する x
1.5.5.1. リタイミングの制限と対処方法
1.7. コンパイル結果のエクスポート x
1.7.1. バージョン互換のコンパイル・データベースのエクスポート 1.7.2. バージョン互換のコンパイル・データベースのエクスポート 1.7.3. デザイン・パーティションの作成 1.7.4. デザイン・パーティションのエクスポート 1.7.5. デザイン・パーティションの再利用 1.7.6. Quartusデータベース・ファイル情報の表示 1.7.7. コンパイル結果の消去
1.7.6. Quartusデータベース・ファイル情報の表示 x
1.7.6.1. QDBファイルの属性タイプ
1.8. 合成言語サポート x
1.8.1. VerilogおよびSystemVerilog合成のサポート 1.8.2. VHDL合成のサポート
1.8.1. VerilogおよびSystemVerilog合成のサポート x
1.8.1.1. Verilog HDL Inputの設定 (設定ダイアログボックス) 1.8.1.2. デザイン・ライブラリー 1.8.1.3. Verilog HDLコンフィグレーション 1.8.1.4. 初期コンストラクトおよびメモリー・システム・タスク 1.8.1.5. Verilog HDLのマクロ
1.8.1.3. Verilog HDLコンフィグレーション x
1.8.1.3.1. 階層デザインのコンフィグレーション
1.8.2. VHDL合成のサポート x
1.8.2.1. VHDL HDL入力設定 (設定ダイアログボックス) 1.8.2.2. VHDL規格ライブラリーおよびパッケージ 1.8.2.3. VHDL waitコンストラクト
1.9. Compilerの最適化手法 x
1.9.1. 最適化モード 1.9.2. レジスターのリタイミングの許可 1.9.3. 自動ゲートクロック変換 1.9.4. 中間のFitterステージのスナップショットのイネーブル 1.9.5. Fast Preserveオプション 1.9.6. フラクタル合成の最適化
1.9.6. フラクタル合成の最適化 x
1.9.6.1. フラクタル合成のイネーブルとディスエーブル
1.10. Synthesis Settingsのリファレンス x
1.10.1. Advanced Synthesis Settings
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. Compilation Time Advisor 2.3. 合計コンパイル時間の短縮方法 2.4. 合成時間および合成ネットリスト最適化時間の短縮 2.5. 配置時間の短縮 2.6. 配線時間の短縮 2.7. スタティック・タイミング解析時間の短縮 2.8. プロセスの優先順位の設定 2.9. コンパイル時間の短縮の改訂履歴
2.3. 合計コンパイル時間の短縮方法 x
2.3.1. Rapid Recompileの実行 2.3.2. マルチプロセッサー・コンパイルのイネーブル 2.3.3. ブロックベースのコンパイルの使用 2.3.4. レジスターのパワーアップ初期化のディスエーブル
2.4. 合成時間および合成ネットリスト最適化時間の短縮 x
2.4.1. 合成時間および合成ネットリスト最適化時間の短縮の設定 2.4.2. 適切なコーディング・スタイルを使用した合成時間の短縮
2.5. 配置時間の短縮 x
2.5.1. Placement Effort Multiplierの設定
2.6. 配線時間の短縮 x
2.6.1. Chip Plannerによる配線の輻輳の特定
2.6.1. Chip Plannerによる配線の輻輳の特定 x
2.6.1.1. 配線の輻輳がある領域 2.6.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル
A. インテル® Quartus® Primeプロ・エディションユーザーガイド

1.5. Hyper-Awareデザインフロー

インテル® Quartus® Primeプロ・エディション Compilerは、インテルHyperflexアーキテクチャーを インテル® Stratix® 10および インテル® Agilex™ デバイスで最大限に活用するのに役立ちます。Hyper-Awareデザインフローを使用して、デザインサイクルを短縮し、パフォーマンスを最適化します。

Hyper-Awareデザインフローは、自動レジスター・リタイミング (Hyper-Retiming) とターゲットとするタイミング・クロージャーの推奨事項の実装 (Fast Forwardコンパイル) との組み合わせによって、Hyper-Registerを最大限使用し、 インテル® Stratix® 10および インテル® Agilex™ デバイスでの最良のパフォーマンスを実現します。

Hyper-Awareデザインフロー

Hyper-Retiming

インテルHyperflexアーキテクチャーの主な革新は、複数のHyper-Registerをすべての配線セグメントおよびブロック入力へ追加したことです。Hyper-Registersの使用を最大化すると、デザインのパフォーマンスが向上します。Hyper-Registerの普及により、レジスター間の時間遅延のバランスが改善され、クリティカル・パス遅延が緩和されます。 Hyper-Retimingでは、レジスターをALMから移動し、有利な場合はそれをHyper-Registerにリタイミングします。Hyper-Retimingはフィッティング中に自動的に実行されます。作業量は最小限で済み、パフォーマンスが大幅に向上します。

図 22. Hyper-Registerのアーキテクチャー

Fast Forwardコンパイル

Hyper-Retiming以上の最適化が必要な場合は、Fast Forwardコンパイルを実行して、タイミング・クロージャーの推奨事項を生成します。これによって主要なパフォーマンス・ボトルネックを解消します。Fast Forwardコンパイルでは、RTLの変更による影響が最も大きくなる場所を正確に示し、それぞれの変更によって期待できるパフォーマンス上の利点をレポートします。Fitterでは、RAMおよびDSPブロック全体でのレジスターの自動リタイミングはしません。ただし、Fast Forward解析では、この最適化による潜在的なパフォーマンスの利点が示されます。

Fast-Forwardコンパイルでは、パイプライン・ステージ (Hyper-Pipelining) を追加する最適な場所や、それぞれの場合に期待されるパフォーマンス上の利点を特定します。RTLを変更して、パイプライン・ステージを各クロックドメインの境界に配置すると、Hyper-Retimerでは、最適な位置にあるクロックドメイン内のレジスターを自動配置して、パフォーマンスの最大化を図ります。RTLの推奨事項を実装した場合も、同様の結果が達成されます。変更を実装した後、Hyper-Retimerを再実行して、その結果がパフォーマンスおよびタイミング要件を満たすようにします。Fast Forwardは、フルコンパイルの一部として自動的に実行されることはありません。Compilation DashboardでFast Forward compilationをイネーブルまたは実行してください。

表 7.  HyperFlex最適化ステップ
最適化ステップ 手法 説明
ステップ1 Hyper-Retiming リタイマーによって既存のレジスターをHyper-Registerに移動します。
ステップ2 Fast Forwardコンパイル Compilerによってデザイン固有のタイミング・クロージャーの推奨事項を生成し、パフォーマンスの向上を予測します。
ステップ3 Hyper-Pipelining Fast Forwardコンパイルを使用して、新しいレジスターとパイプラインステージを追加するRTL内の場所を特定します。
ステップ4 Hyper-Optimization Hyper-RetimingおよびHyper-Pipelining以外のデザイン (ループの再構築、制御ロジックの制限の削除、長いパスに沿った遅延の削減など) の最適化。

Hyper-Awareのデザインフローには、次のハイレベルの手順が含まれます。この章で詳しく説明します。

  1. RetimeステージをFitter中に実行して、ALMレジスターをHyper-Registerに自動的にリタイムする。
  2. Retiming ResultsをCompilation Reportで確認する。
  3. パフォーマンスの最適化がさらに必要な場合は、Fast Forwardコンパイルを実行する。
  4. Fast Forwardタイミング・クロージャーの推奨事項を確認する。
  5. 適切なFast Forwardの推奨事項をRTLに実装する。
  6. Retimeステージでデザインを再コンパイルする。
図 23. Hyper-Awareデザインフロー
レベル 2 の表題