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1.2. デザイン合成
デザイン合成のプロセスでは、デザインのソースファイルをatomネットリストに変換し、それをデバイスリソースへのマッピングに使用できるようにします。合成処理に影響するさまざまな設定の指定ができます。 インテル® Quartus® Prime CompilerのAnalysis & Synthesisモジュールで合成するのは、標準準拠のVerilog HDL (.v)、VHDL (.vhd)、およびSystemVerilog (.sv) です。Compilerでも、Block Design File (.bdf) スケマティック・ファイル、および他のEDAツールで生成したVerilog Quartus Mapping (.vqm) ファイルの合成ができます。
合成では、デザインの論理的な完全性と一貫性を調べ、境界接続性と構文エラーをチェックします。また、デザインロジックの最小化および最適化を行います。例えば、合成では、Dフリップフロップ、ラッチ、およびステートマシンの推論を、Verilog HDL、VHDL、SystemVerilogなどの「動作」言語から行うことがあります。合成では、有利な場合、+ や – などの演算子を、 インテル® Quartus® Prime IPライブラリーのモジュールと置き換えます。合成中、Compilerでは、ユーザーロジックおよびデザインノードの変更または削除を行う場合があります。 インテル® Quartus® Prime合成では、ゲート数を最小化し、冗長ロジックを削除し、デバイスリソースの効率的な使用を保証します。
合成の最後に、Compilerでは、atomネットリストを生成します。atomは、FPGAデバイスの最も基本的なハードウェア・リソースを指します。atomには、ルックアップ・テーブルに編成されたロジックセル、Dフリップフロップ、I/Oピン、ブロック・メモリー・リソース、DSPブロック、およびatom間の接続などがあります。atomネットリストは、atom要素のデータベースです。これは、シリコンでデザインを実装するためにデザイン合成で必要とされます。
図 2. デザイン合成