インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル

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ID 683236
日付 12/16/2019
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル A. インテル® Quartus® Primeプロ・エディションユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. デザイン合成 1.3. デザインの配置配線 1.4. インクリメンタル最適化のフロー 1.5. Hyper-Awareデザインフロー 1.6. フルコンパイルのフロー 1.7. コンパイル結果のエクスポート 1.8. 合成言語サポート 1.9. Compilerの最適化手法 1.10. Synthesis Settingsのリファレンス 1.11. Fitter Settingsのリファレンス 1.12. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層
1.2. デザイン合成 x
1.2.1. 合成の実行 1.2.2. 合成レポートの表示
1.2.1. 合成の実行 x
1.2.1.1. 合成中のレジスターの保持
1.3. デザインの配置配線 x
1.3.1. Compilation Dashboardの使用 1.3.2. Fitterの実行 1.3.3. Fitterレポートの表示
1.3.2. Fitterの実行 x
1.3.2.1. Fitterコマンド 1.3.2.2. 物理合成の最適化のイネーブル
1.3.3. Fitterレポートの表示 x
1.3.3.1. Plan Stageレポート 1.3.3.2. Place Stageレポート 1.3.3.3. Route Stageレポート 1.3.3.4. Retime Stageレポート 1.3.3.5. Retime Stageのレポート
1.3.3.2. Place Stageレポート x
1.3.3.2.1. Global Signal Visualizationレポート
1.3.3.3. Route Stageレポート x
1.3.3.3.1. Global Router Wire Utilization Mapレポート
1.4. インクリメンタル最適化のフロー x
1.4.1. 合成またはフィッティング中の同時解析 1.4.2. Compiler のスナップショットの解析 1.4.3. Early Placeフロー 1.4.4. Planステージ後のペリフェラル (I/O) の検証
1.4.3. Early Placeフロー x
1.4.3.1. Early Place後のクロック・プランニング 1.4.3.2. Early Place後のlate_placeの実行
1.5. Hyper-Awareデザインフロー x
1.5.1. ステップ1 : レジスターのリタイミングを実行する 1.5.2. ステップ2 : リタイミング結果を確認する 1.5.3. ステップ3 : Fast ForwardコンパイルおよびHyper-Retimingを実行する 1.5.4. ステップ4 : Hyper-Retiming結果を確認する 1.5.5. ステップ5 : Fast Forwardの推奨事項を実装する
1.5.2. ステップ2 : リタイミング結果を確認する x
1.5.2.1. クリティカル・チェーンの検索
1.5.3. ステップ3 : Fast ForwardコンパイルおよびHyper-Retimingを実行する x
1.5.3.1. HyperFlex Settings
1.5.4. ステップ4 : Hyper-Retiming結果を確認する x
1.5.4.1. Clock Fmax Summaryレポート 1.5.4.2. Fast Forward Detailsレポート
1.5.5. ステップ5 : Fast Forwardの推奨事項を実装する x
1.5.5.1. リタイミングの制限と対処方法
1.7. コンパイル結果のエクスポート x
1.7.1. バージョン互換のコンパイル・データベースのエクスポート 1.7.2. バージョン互換のコンパイル・データベースのエクスポート 1.7.3. デザイン・パーティションの作成 1.7.4. デザイン・パーティションのエクスポート 1.7.5. デザイン・パーティションの再利用 1.7.6. Quartusデータベース・ファイル情報の表示 1.7.7. コンパイル結果の消去
1.7.6. Quartusデータベース・ファイル情報の表示 x
1.7.6.1. QDBファイルの属性タイプ
1.8. 合成言語サポート x
1.8.1. VerilogおよびSystemVerilog合成のサポート 1.8.2. VHDL合成のサポート
1.8.1. VerilogおよびSystemVerilog合成のサポート x
1.8.1.1. Verilog HDL Inputの設定 (設定ダイアログボックス) 1.8.1.2. デザイン・ライブラリー 1.8.1.3. Verilog HDLコンフィグレーション 1.8.1.4. 初期コンストラクトおよびメモリー・システム・タスク 1.8.1.5. Verilog HDLのマクロ
1.8.1.3. Verilog HDLコンフィグレーション x
1.8.1.3.1. 階層デザインのコンフィグレーション
1.8.2. VHDL合成のサポート x
1.8.2.1. VHDL HDL入力設定 (設定ダイアログボックス) 1.8.2.2. VHDL規格ライブラリーおよびパッケージ 1.8.2.3. VHDL waitコンストラクト
1.9. Compilerの最適化手法 x
1.9.1. 最適化モード 1.9.2. レジスターのリタイミングの許可 1.9.3. 自動ゲートクロック変換 1.9.4. 中間のFitterステージのスナップショットのイネーブル 1.9.5. Fast Preserveオプション 1.9.6. フラクタル合成の最適化
1.9.6. フラクタル合成の最適化 x
1.9.6.1. フラクタル合成のイネーブルとディスエーブル
1.10. Synthesis Settingsのリファレンス x
1.10.1. Advanced Synthesis Settings
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. Compilation Time Advisor 2.3. 合計コンパイル時間の短縮方法 2.4. 合成時間および合成ネットリスト最適化時間の短縮 2.5. 配置時間の短縮 2.6. 配線時間の短縮 2.7. スタティック・タイミング解析時間の短縮 2.8. プロセスの優先順位の設定 2.9. コンパイル時間の短縮の改訂履歴
2.3. 合計コンパイル時間の短縮方法 x
2.3.1. Rapid Recompileの実行 2.3.2. マルチプロセッサー・コンパイルのイネーブル 2.3.3. ブロックベースのコンパイルの使用 2.3.4. レジスターのパワーアップ初期化のディスエーブル
2.4. 合成時間および合成ネットリスト最適化時間の短縮 x
2.4.1. 合成時間および合成ネットリスト最適化時間の短縮の設定 2.4.2. 適切なコーディング・スタイルを使用した合成時間の短縮
2.5. 配置時間の短縮 x
2.5.1. Placement Effort Multiplierの設定
2.6. 配線時間の短縮 x
2.6.1. Chip Plannerによる配線の輻輳の特定
2.6.1. Chip Plannerによる配線の輻輳の特定 x
2.6.1.1. 配線の輻輳がある領域 2.6.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル
A. インテル® Quartus® Primeプロ・エディションユーザーガイド

1.1. コンパイルの概要

Compilerはモジュール式のため、必要なプロセスのみを実行することができます。Compilerの各モジュールでは、特定の機能をフルコンパイルのプロセスで実行します。モジュールを実行すると、Compilerでは、前もって必要となるモジュールがあればそれを自動的に実行し、詳細なレポートが各ステージで生成されます。Compilerでは、コンパイル結果の「スナップショット」を各ステージ後に保持します。
表 1.  コンパイルモジュール
コンパイルプロセス 説明
IP Generation プロジェクト内のIPコンポーネントのステータスおよびバージョンを識別します。アップグレードが必要な古いIPをレポートします。
Analysis & Synthesis

デザインロジックの合成、最適化、最小化、およびデバイスリソースへのマッピングを行います。「合成」スナップショットでは、このステージの結果を保持します。

Analysis & Elaborationは、Analysis & Synthesisのステージの1つです。このステージでは、デザインファイルおよびプロジェクト・エラーをチェックします。
Fitter (Place & Route)

デザインの配置および配線を特定のデバイスリソースに割り当てる一方で、タイミングおよび配置制約を尊重します。Fitterには次のステージが含まれます。

  • Plan -すべてのペリフェラル (I/OやPLLなど) を配置し、正当なクロックプランを決定します。このとき、コアの配置配線は行いません。「計画」スナップショットによってこのステージの結果が保持されます。
  • Early Place - すべてのコア要素を隣接した場所に配置して、デザイン・プランニングを容易にします。 インテル® Stratix® 10および インテル® Agilex™ のクロック・プランニングを完了します。「早期配置」スナップショットによってこのステージの結果が保持されます。
  • Place - すべてのコア要素を正当な場所に配置します。「配置」スナップショットによってこのステージの結果が保持されます。
  • Route - デザイン内の要素間のすべての配線を作成します。「配線」スナップショットによってこのステージの結果が保持されます。
  • Retime - 既存のレジスターをHyper-Registersに移動 (リタイム) して、きめ細かくパフォーマンスを向上させます。「リタイミング」スナップショットによってこのステージの結果が保持されます。 1
  • Fitter (Finalize) - インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの場合は、不要なタイルをHigh-SpeedまたはLow-Powerに変換します。 インテル® Stratix® 10および インテル® Agilex™ デバイスの場合は、Route後の修正を実行します。「最終」スナップショットによってこのステージの結果が保持されます。
Fast Forward Timing Closure Recommendations 詳細レポートを生成し、特定のRTLの変更によって達成可能なパフォーマンスの向上を見積もります。
Timing Analysis すべてのデザインロジックのタイミング・パフォーマンスの解析および検証をTiming Analyzerを使用して行います。
Power Analysis デバイスの消費電力を見積もるオプションのモジュールです。デザインの各I/Oセルの電気規格と各I/O規格のボード・トレース・モデルを指定します。
Assembler Fitterの配置配線の割り当てをFPGAデバイスのプログラミング・イメージに変換します。
EDA Netlist Writer 出力ファイルを生成して、他のEDAツールで使用できるようにします。
1 RetimingおよびFast Forwardのコンパイルは、 インテル® Stratix® 10および インテル® Agilex™ デバイスのみで使用可能です。
レベル 2 の表題