インテル® Quartus® Primeプロ・エディション ユーザーガイド: デザインのコンパイル

ID 683236
日付 12/16/2019
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ドキュメント目次

2.6.1.1. 配線の輻輳がある領域

平均輻輳が高くない場合でも、デザイン内に特定タイプの輻輳が多い領域が含まれている可能性があります。 Chip Plannerを使用して、特定のインターコネクト・タイプについて輻輳度の高い領域を特定することができます。
  • デザインの接続を変更して、配線の輻輳を削減することができます。
  • 配線の輻輳が発生しているエリアが、Logic Lock (Standard) 領域内またはLogic Lock (Standard) 領域間にある場合は、Logic Lock (Standard) 領域を変更または削除して、デザインを再コンパイルします。
    • 配線時間が変わらない場合は、その配線時間はデザインおよび配置の特性です。
    • 配線時間が短くなった場合は、Logic Lock (Standard) 領域のサイズ、位置、または内容を変更して、配線の輻輳の削減と配置時間の短縮を検討してください。