Arria 10 SoC 開発キット・ユーザーガイド

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ID 683227
日付 9/05/2017
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ドキュメント目次
ドキュメント目次 x
1. Arria 10 SoC 開発キットの概要 2. スタートガイド 3. 開発ボードのセットアップ 4. ボード・テスト・システム 5. ボード・コンポーネント A. 追加情報
1. Arria 10 SoC 開発キットの概要 x
1.1. 一般概要 1.2. ボード・コンポーネント・ブロック 1.3. 推奨動作条件 1.4. ボードの取り扱い
2. スタートガイド x
2.1. ボード検査 2.2. Quartus Prime 開発ソフトウェアのサブスクリプション・エディションのインストール 2.3. アルテラ SoC エンベデッド開発スイート (EDS) のインストール 2.4. 開発キット・インストーラー 2.5. USB-Blaster ドライバーのインストール 2.6. ソフトウェア例を使用した SD カードイメージ
2.2. Quartus Prime 開発ソフトウェアのサブスクリプション・エディションのインストール x
2.2.1. ライセンスの有効化
3. 開発ボードのセットアップ x
3.1. ボードへの電源供給 3.2. デフォルトスイッチとジャンパーの設定
4. ボード・テスト・システム x
4.1. ボードの準備 4.2. ボード・テスト・システムの実行 4.3. バージョンセレクター 4.4. ボード・テスト・システムの使用
4.4. ボード・テスト・システムの使用 x
4.4.1. Configure メニューの使用 4.4.2. System Info タブ 4.4.3. GPIO タブ 4.4.4. XCVR タブ 4.4.5. PCIe タブ 4.4.6. FMCA タブ 4.4.7. FMCB タブ 4.4.8. DDR3 タブ 4.4.9. DDR4 タブ 4.4.10. EEPROM タブ 4.4.11. Power Monitor 4.4.12. Clock Control
5. ボード・コンポーネント x
5.1. ボードの概要 5.2. 主要デバイス : Arria 10 SoC 5.3. MAX V CPLD 5M2210 システム・コントローラー 5.4. コンフィグレーション 5.5. ステータスエレメント 5.6. セットアップ・エレメント 5.7. 汎用ユーザー入出力 5.8. クロック回路 5.9. コンポーネントとインターフェイス 5.10. メモリー 5.11. ボードの電源
5.4. コンフィグレーション x
5.4.1. システム・コントローラー・コンフィグレーション 5.4.2. オンボード USB-Blaster II 経由の FPGA と I/O MUX CPLD プログラミング 5.4.3. HPS による FPGA プログラミング 5.4.4. EPCQ デバイスによる FPGA プログラミング 5.4.5. 外部 USB-Blaster による FPGA プログラミング
5.6. セットアップ・エレメント x
5.6.1. ボード設定 DIP スイッチ 5.6.2. JTAG チェーン・コントロール DIP スイッチ 5.6.3. リファレンス・クロックソースの選択 5.6.4. CPU リセットボタン 5.6.5. ロジック・リセット・ボタン
5.7. 汎用ユーザー入出力 x
5.7.1. キャラクター LCD
5.8. クロック回路 x
5.8.1. オンボード・オシレーター
5.9. コンポーネントとインターフェイス x
5.9.1. PCI Express 5.9.2. 10/100/1000 イーサネット (HPS) 5.9.3. 10/100/1000 イーサネット (FPGA) 5.9.4. FMC 5.9.5. HPS 共有 I/O 5.9.6. USB 2.0 ポート (HPS) 5.9.7. RS-232 UART (HPS) 5.9.8. リアルタイム・クロック (HPS) 5.9.9. SFP+ 5.9.10. I2C インターフェイス 5.9.11. FPGA 汎用 I/O コンフィグレーション 5.9.12. HPS SPIO インターフェイス
5.9.11. FPGA 汎用 I/O コンフィグレーション x
5.9.11.1. FPGA-I/O MAX V インターフェイス 5.9.11.2. LMK04828 コントローラー 5.9.11.3. FPGA 抵抗 MUX 5.9.11.4. FPGA デバッグポート 5.9.11.5. FPGA PMBUS VID 5.9.11.6. FPGA 補助信号
5.10. メモリー x
5.10.1. FPGA 外部メモリー 5.10.2. HPS 外部メモリー 5.10.3. HPS ブート・フラッシュ・インターフェイス 5.10.4. I2C EEPROM 5.10.5. ドータカード
5.11. ボードの電源 x
5.11.1. 電源分配システム 5.11.2. 電力測定
A. 追加情報 x
A.1. ユーザーガイド改訂履歴 A.2. コンプライアンスと適合に関して
A.2. コンプライアンスと適合に関して x
A.2.1. CE EMI 適合への注意
1. Arria 10 SoC 開発キットの概要
2. スタートガイド
3. 開発ボードのセットアップ
4. ボード・テスト・システム
5. ボード・コンポーネント
A. 追加情報

4.4.5. PCIe タブ

このタブでは、ボード上で PCIe ループバック・テストの実行ができます。また、デザインをロードし、オシロスコープを使用して、PCIe 送信信号のアイ・ダイアグラムの測定も可能です。
図 14. PCIe タブ
コントロール 説明
Status ループバックテスト中に、次のステータス情報を表示します。

PLL lock—PLL のロックまたはアンロックの状態を表示します。

Pattern sync—パターンが同期している状態かどうかを表示します。データシーケンスの開始が検出されると、パターンは同期していると考えられます。

Details—PLL のロックとパターンの同期の状態を表示します。
Port PCIe x8 Gen3
PMA Setting 有効なトランシーバー・インターフェイスに影響を与える PMA パラメーターの変更ができます。解析のために次の設定が使用可能です。

Serial Loopback—トランスミッターとレシーバー間のルート信号です。

VOD—トランスミッター・バッファーの差動電圧出力を指定します。

Pre-emphasis tap
  • 1st pre—トランスミッター・バッファーのプリタップにプリエンファシスの量を指定します。
  • 2nd pre—トランスミッター・バッファーの第 2 プリタップにプリエンファシスの量を指定します。
  • 1st post—トランスミッター・バッファーの第 1 ポストタップにプリエンファシスの量を指定します。
  • 2nd post—トランスミッター・バッファーの第 2 ポストタップのプリエンファシスの量を指定します。

Equalizer—受信イコライザーの AC ゲインの設定を 4 段階のモードで指定します。

DC gain—受信イコライザーの DC ゲイン設定を 4 段階モードで指定します。

VGA—VGA ゲイン値を指定します。

　　　　　　　　　　　　　　　　　
Data Type トランザクションに含まれるデータのタイプを指定します。以下のデータタイプが解析に使用できます。
  • PRBS 7—擬似ランダム 7 ビット・シーケンスを選択します。
  • PRBS 15—擬似ランダム 15 ビット・シーケンスを選択します。
  • PRBS 23—擬似ランダム 23 ビット・シーケンスを選択します。
  • PRBS 31—擬似ランダム 31 ビット・シーケンスを選択します。
  • HF—最高 2 分周したデータパターン 10101010 を選択します。
  • LF—最低 33 分周したデータパターンを選択します。
Error Control 解析中に検出されたデータエラーを表示し、またエラーを挿入することができます。
  • Detected errors—ハードウェアで検出されたデータエラーの数を表示します。
  • Inserted errors—トランザクション・ストリームに挿入されたエラーの数を表示します。
  • Insert Error—ボタンをクリックするたびに、トランザクション・ストリームに 1 ワードのエラーを挿入します。Insert Error は、トランザクションのパフォーマンス解析中にのみイネーブルされます。
  • Clear—Detected errors および Inserted errors カウンターを 0 にリセットします。
Run Control

Start—選択したポートのトランザクション・パフォーマンス解析を開始します。

注: 必ずStartの前に Clearをクリックします。

Stop—トランザクション・パフォーマンス解析を終了します。

TX and RX performance bars—要求されたトランザクションが達成できる理論上の最大データレートの割合を表示します。
レベル 2 の表題