Arria 10 SoC 開発キット・ユーザーガイド

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ID 683227
日付 9/05/2017
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ドキュメント目次
ドキュメント目次 x
1. Arria 10 SoC 開発キットの概要 2. スタートガイド 3. 開発ボードのセットアップ 4. ボード・テスト・システム 5. ボード・コンポーネント A. 追加情報
1. Arria 10 SoC 開発キットの概要 x
1.1. 一般概要 1.2. ボード・コンポーネント・ブロック 1.3. 推奨動作条件 1.4. ボードの取り扱い
2. スタートガイド x
2.1. ボード検査 2.2. Quartus Prime 開発ソフトウェアのサブスクリプション・エディションのインストール 2.3. アルテラ SoC エンベデッド開発スイート (EDS) のインストール 2.4. 開発キット・インストーラー 2.5. USB-Blaster ドライバーのインストール 2.6. ソフトウェア例を使用した SD カードイメージ
2.2. Quartus Prime 開発ソフトウェアのサブスクリプション・エディションのインストール x
2.2.1. ライセンスの有効化
3. 開発ボードのセットアップ x
3.1. ボードへの電源供給 3.2. デフォルトスイッチとジャンパーの設定
4. ボード・テスト・システム x
4.1. ボードの準備 4.2. ボード・テスト・システムの実行 4.3. バージョンセレクター 4.4. ボード・テスト・システムの使用
4.4. ボード・テスト・システムの使用 x
4.4.1. Configure メニューの使用 4.4.2. System Info タブ 4.4.3. GPIO タブ 4.4.4. XCVR タブ 4.4.5. PCIe タブ 4.4.6. FMCA タブ 4.4.7. FMCB タブ 4.4.8. DDR3 タブ 4.4.9. DDR4 タブ 4.4.10. EEPROM タブ 4.4.11. Power Monitor 4.4.12. Clock Control
5. ボード・コンポーネント x
5.1. ボードの概要 5.2. 主要デバイス : Arria 10 SoC 5.3. MAX V CPLD 5M2210 システム・コントローラー 5.4. コンフィグレーション 5.5. ステータスエレメント 5.6. セットアップ・エレメント 5.7. 汎用ユーザー入出力 5.8. クロック回路 5.9. コンポーネントとインターフェイス 5.10. メモリー 5.11. ボードの電源
5.4. コンフィグレーション x
5.4.1. システム・コントローラー・コンフィグレーション 5.4.2. オンボード USB-Blaster II 経由の FPGA と I/O MUX CPLD プログラミング 5.4.3. HPS による FPGA プログラミング 5.4.4. EPCQ デバイスによる FPGA プログラミング 5.4.5. 外部 USB-Blaster による FPGA プログラミング
5.6. セットアップ・エレメント x
5.6.1. ボード設定 DIP スイッチ 5.6.2. JTAG チェーン・コントロール DIP スイッチ 5.6.3. リファレンス・クロックソースの選択 5.6.4. CPU リセットボタン 5.6.5. ロジック・リセット・ボタン
5.7. 汎用ユーザー入出力 x
5.7.1. キャラクター LCD
5.8. クロック回路 x
5.8.1. オンボード・オシレーター
5.9. コンポーネントとインターフェイス x
5.9.1. PCI Express 5.9.2. 10/100/1000 イーサネット (HPS) 5.9.3. 10/100/1000 イーサネット (FPGA) 5.9.4. FMC 5.9.5. HPS 共有 I/O 5.9.6. USB 2.0 ポート (HPS) 5.9.7. RS-232 UART (HPS) 5.9.8. リアルタイム・クロック (HPS) 5.9.9. SFP+ 5.9.10. I2C インターフェイス 5.9.11. FPGA 汎用 I/O コンフィグレーション 5.9.12. HPS SPIO インターフェイス
5.9.11. FPGA 汎用 I/O コンフィグレーション x
5.9.11.1. FPGA-I/O MAX V インターフェイス 5.9.11.2. LMK04828 コントローラー 5.9.11.3. FPGA 抵抗 MUX 5.9.11.4. FPGA デバッグポート 5.9.11.5. FPGA PMBUS VID 5.9.11.6. FPGA 補助信号
5.10. メモリー x
5.10.1. FPGA 外部メモリー 5.10.2. HPS 外部メモリー 5.10.3. HPS ブート・フラッシュ・インターフェイス 5.10.4. I2C EEPROM 5.10.5. ドータカード
5.11. ボードの電源 x
5.11.1. 電源分配システム 5.11.2. 電力測定
A. 追加情報 x
A.1. ユーザーガイド改訂履歴 A.2. コンプライアンスと適合に関して
A.2. コンプライアンスと適合に関して x
A.2.1. CE EMI 適合への注意
1. Arria 10 SoC 開発キットの概要
2. スタートガイド
3. 開発ボードのセットアップ
4. ボード・テスト・システム
5. ボード・コンポーネント
A. 追加情報

5.10.2. HPS 外部メモリー

FPGA 2K および 2J I/O バンクに割り当てられた 40 ビット HPS DDR3/4 メモリー・インターフェイス (32 ビット・データと 8 ビット ECC データ ) は、HILO メモリー・ドータカードに接続されています。

表 53.  DDR3 と DDR4 インターフェイス向け バンク 2K と 2J I/O ピンの割り当て
バンク ピン番号 DDR3 インターフェイス DDR4 インターフェイス 回路図上の名前
2K P25 DM4 DM4 HMEM_DQ_ADDR_CMD0
2K N25 DQ4 ビット DQ4 ビット HMEM_DQ_ADDR_CMD3
2K L26 DQ4 ビット DQ4 ビット HMEM_DQ_ADDR_CMD4
2K K26 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD2
2K M25 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD1
2K L25 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD5
2K L24 DQS4_n DQS4_n HMEM_DQS_ADDR_CMD_N
2K K25 DQS4_p DQS4_P HMEM_DQS_ADDR_CMD_P
2K N24 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD6
2K M24 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD7
2K J25 DQ4 ビット DQ ビット HMEM_DQ_ADDR_CMD8
2K J26      
2K J24 BA2 BG0 HMEM_ADDR_CMD18
2K H24 BA1 BA1 HMEM_ADDR_CMD17
2K E25 BA0 BA0 HMEM_ADDR_CMD16
2K D25 CASn A17 HMEM_ADDR_CMD19
2K F23 RASn A16 HMEM_ADDR_CMD26
2K F24 A15 A15 HMEM_ADDR_CMD15
2K G25 A14 A14 HMEM_ADDR_CMD14
2K G26 A13 A13 HMEM_ADDR_CMD13
2K F26 A12 A12 HMEM_ADDR_CMD12
2K E26 240Ω リファレンス抵抗 240Ω リファレンス抵抗 RZQ_2K
2K G24 133Mhz DDR リファレンス・クロック 133Mhz DDR リファレンス・クロック CLK_HPSEMI_N
2K F25 133Mhz DDR リファレンス・クロック 133Mhz DDR リファレンス・クロック CLK_HPSEMI_P
2K D24 A11 A11 HMEM_ADDR_CMD11
2K C24 A10 A10 HMEM_ADDR_CMD10
2K E23 A9 A9 HMEM_ADDR_CMD9
2K D23 A8 A8 HMEM_ADDR_CMD8
2K C23 A7 A7 HMEM_ADDR_CMD7
2K B22 A6 A6 HMEM_ADDR_CMD6
2K B24 A5 A5 HMEM_ADDR_CMD5
2K C25 A4 A4 HMEM_ADDR_CMD4
2K C21 A3 A3 HMEM_ADDR_CMD3
2K C22 A2 A2 HMEM_ADDR_CMD2
2K C26 A1 A1 HMEM_ADDR_CMD1
2K B26 A0 A0 HMEM_ADDR_CMD0
2K A18 未使用 PAR HMEM_ADDR_CMD31
2K A17 未使用 CSN1 HMEM_ADDR_CMD30
2K B19 DDR3 インターフェイス・クロック DDR4 インターフェイス・クロック

HMEM_CLK_N
2K B20 DDR3 インターフェイス・クロック DDR4 インターフェイス・クロック HMEM_CLK_P
2K A23 ClKe1 CKe1 HMEM_ADDR_CMD21
2K A24 CKe0 CKe0 HMEM_ADDR_CMD20
2K A25 ODT1 ODT1 HMEM_ADDR_CMD25
2K A26 ODT0 ODT0 HMEM_ADDR_CMD24
2K B21 CSn1 ACTn HMEM_ADDR_CMD23
2K A22 CSn0 CSn0 HMEM_ADDR_CMD22
2K A19 resetn resetn HMEM_ADDR_CMD27
2K A20 Wen BG1 HMEM_ADDR_CMD28
2J AV26 DM3 DM3 HPSMEM_DMA0
2J AV27 DQ3 ビット DQ3 ビット HMEM_DQA4
2J AU27 DQ3 ビット DQ3 ビット HMEM_DQA5
2J AU28 DQ3 ビット DQ3 ビット HMEM_DQA6
2J AV28 DQ3 ビット DQ3 ビット HMEM_DQA1
2J AW28 DQ3 ビット DQ3 ビット HMEM_DQA0
2J AW25 DQS 3n DQS_n3 HMEM_DQSA_N0
2J AW26 DQS 3p DQS _p3 HMEM_DQSA_P0
2J AV24 DQ3 ビット DQ3 ビット HMEM_DQA2
2J AW24 DQ3 ビット DQ3 ビット HMEM_DQA3
2J AV23 DQ3 ビット DQ3 ビット HMEM_DQA7
2J AW23      
2J AU25 DM2 DM2 HPSMEM_DMA1
2J AU26 DQ2 ビット DQ2 ビット HMEM_DQA8
2J AR26 DQ2 ビット DQ2 ビット HMEM_DQA11
2J AT26 DQ2 ビット DQ2 ビット HMEM_DQA10
2J AT23 DQ2 ビット DQ2 ビット HMEM_DQA14
2J AU24 DQ2 ビット DQ2 ビット HMEM_DQA12
2J AT24 DQS2n DQS_n2 HMEM_DQSA_N1
2J AT25 DQS2p DQS_p2 HMEM_DQSA_P1
2J AP25 DQ2 ビット DQ2 ビット HMEM_DQA13
2J AR25 DQ2 ビット DQ2 ビット HMEM_DQA9
2J AP23 DQ2 ビット DQ2 ビット HMEM_DQA15
2J AP24      
2J AN26 DM1 DM1 HPSMEM_DMA2
2J AP26 DQ1 ビット DQ1 ビット HMEM_DQA22
2J AN23 DQ1 ビット DQ1 ビット HMEM_DQA17
2J AN24 DQ1 ビット DQ1 ビット HMEM_DQA18
2J AK26 DQ1 ビット DQ1 ビット HMEM_DQA19
2J AL26 DQ1 ビット DQ1 ビット HMEM_DQA16
2J AL25 DQSn1 DQS1n HMEM_DQSA_N2
2J AM25 DQSp1 DQSl1p HMEM_DQSA_P2
2J AK23 DQ1 ビット DQ1 ビット HMEM_DQA20
2J AL23 DQ1 ビット DQ1 ビット HMEM_DQA21
2J AM24 DQ1 ビット DQ1 ビット HMEM_DQA23
2J AL24      
2J AH25 DM0 DM0 HPSMEM_DMA3
2J AJ26 DQ0 ビット DQ0 ビット HMEM_DQA31
2J AH23 DQ0 ビット DQ0 ビット HMEM_DQA30
2J AH24 DQ0 ビット DQ0 ビット HMEM_DQA27
2J AJ23 DQ0 ビット DQ0 ビット HMEM_DQA29
2J AJ24 DQ0 ビット DQ0 ビット HMEM_DQA28
2J AJ25 DQSn0 DQS0n HMEM_DQSA_N3
2J AK25 DQSp0 DQS0p HMEM_DQSA_P3
2J AF25 DQ0 ビット DQ0 ビット HMEM_DQA25
2J AG25 DQ0 ビット DQ0 ビット HMEM_DQA26
2J AF24 DQ0 ビット DQ0 ビット HMEM_DQA24
2J AG24 未使用 Alertn HMEM_ADDR_CMD29
レベル 2 の表題